JPS6030973B2 - 高速パタ−ン発生器 - Google Patents
高速パタ−ン発生器Info
- Publication number
- JPS6030973B2 JPS6030973B2 JP55003487A JP348780A JPS6030973B2 JP S6030973 B2 JPS6030973 B2 JP S6030973B2 JP 55003487 A JP55003487 A JP 55003487A JP 348780 A JP348780 A JP 348780A JP S6030973 B2 JPS6030973 B2 JP S6030973B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- register
- data
- pattern
- added
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はＢＩなどを高速で試験できる高速パターン発生
器に関するものである。
器に関するものである。
瓜１などの動作速度は高速化の傾向にあり、これにとも
なって試験用のパターン発生器にも高速の出力が要望さ
れている。
なって試験用のパターン発生器にも高速の出力が要望さ
れている。
しかしながら、従来パターン発生器では繰り返し周期が
２０〜３０ＭＨｚが限度であった。第１図は従来から一
般に使用されているパターン発生器のアドレス発生部の
原理図である。
２０〜３０ＭＨｚが限度であった。第１図は従来から一
般に使用されているパターン発生器のアドレス発生部の
原理図である。
図で、１はアドレス用レジスタ、２は論理演算回路（以
下、ＡＬＵという）、３はデータ選択器、４と５はそれ
ぞれ異なる入力データである。ＡＬＵ２にはしジスタ１
の出力とデータ４が加えられ、データ選択器３にはＡＬ
Ｕ２の出力とデータ５が加えられる。データ選択器３の
出力はしジスターに加えられ、レジスタ１の出力はパタ
ーン出力として取り出される。第１図で、パターン出力
のアドレスが１つずつ増えていく場合を例として説明す
る。
下、ＡＬＵという）、３はデータ選択器、４と５はそれ
ぞれ異なる入力データである。ＡＬＵ２にはしジスタ１
の出力とデータ４が加えられ、データ選択器３にはＡＬ
Ｕ２の出力とデータ５が加えられる。データ選択器３の
出力はしジスターに加えられ、レジスタ１の出力はパタ
ーン出力として取り出される。第１図で、パターン出力
のアドレスが１つずつ増えていく場合を例として説明す
る。
まず、データ５は初期値を“０”とし、データ４からは
加算値の“１”を加え、ＡＬＵ２は加算モードとする。
第１のステップで、データ選択器３がデータ５を選択す
るようにすれば、レジスタ１には“０”が保持される。
第２のステップで、レジスタ１の値“０”とデータ４の
値“１”がＡＬＵ２で加算され、ＡＬＵ２の出力は“１
”になる。このとき、データ選択器３がＡＬＵ２の出力
を選択するようにすれば、レジスターには“１”が保持
される。第３のステップで、レジス夕１の値“１”とデ
ータ４の値“１”が加算され、ＡＬＵ２の出力は“２”
になり、レジスタ１は“２”を保持する。以下、同じ動
作が繰り返され、レジスタ１の出力が１つずつ増えてい
く。第１図のようなパターン発生器のパターン発生速度
は、レジスタ１、データ選択器３による遅れ時間と、Ａ
ＬＵ２の演算時間の和によって決まり、れ以上高速にす
ることができず、前述のとおり２０〜３０ＭＨｚが限界
であった。
加算値の“１”を加え、ＡＬＵ２は加算モードとする。
第１のステップで、データ選択器３がデータ５を選択す
るようにすれば、レジスタ１には“０”が保持される。
第２のステップで、レジスタ１の値“０”とデータ４の
値“１”がＡＬＵ２で加算され、ＡＬＵ２の出力は“１
”になる。このとき、データ選択器３がＡＬＵ２の出力
を選択するようにすれば、レジスターには“１”が保持
される。第３のステップで、レジス夕１の値“１”とデ
ータ４の値“１”が加算され、ＡＬＵ２の出力は“２”
になり、レジスタ１は“２”を保持する。以下、同じ動
作が繰り返され、レジスタ１の出力が１つずつ増えてい
く。第１図のようなパターン発生器のパターン発生速度
は、レジスタ１、データ選択器３による遅れ時間と、Ａ
ＬＵ２の演算時間の和によって決まり、れ以上高速にす
ることができず、前述のとおり２０〜３０ＭＨｚが限界
であった。
本発明は従来のレジスタ１とＡＬＵ２を含む回路をｎ個
のユニットとし、各ユニットで演算を並列に行ない、そ
の結果をｎビットのシフトレジスタに入れ、ｎ個のクロ
ツクでシフトするものである。
のユニットとし、各ユニットで演算を並列に行ない、そ
の結果をｎビットのシフトレジスタに入れ、ｎ個のクロ
ツクでシフトするものである。
これにより、シフトレジスタからは従来のものに比べて
パターン発生速度がｎ倍の出力が得られるようになる。
第２図は本発明の一実施例の系統図である。
パターン発生速度がｎ倍の出力が得られるようになる。
第２図は本発明の一実施例の系統図である。
第２図でレジスタ１ １、ＡＬＵ２１およびデータ４１
で１つのユニットを構成しており、ｎ個のユニットが使
用される。ここに、ｎはｎＺ２の正の整数である。第２
図ではｎ＝４の場合が例示されている。また、ＡＬＵ２
１〜２４からはそれぞれｍビットの出力が得られる。
ここに、ｍはｍＺＩの正の整数である。６はｍ個のｎビ
ットシフトレジスタであり、ＡＬＵ２１〜２４の各出力
は後述のとおり、それぞれシフトレジスタ６の対応する
ビットに接続される。
で１つのユニットを構成しており、ｎ個のユニットが使
用される。ここに、ｎはｎＺ２の正の整数である。第２
図ではｎ＝４の場合が例示されている。また、ＡＬＵ２
１〜２４からはそれぞれｍビットの出力が得られる。
ここに、ｍはｍＺＩの正の整数である。６はｍ個のｎビ
ットシフトレジスタであり、ＡＬＵ２１〜２４の各出力
は後述のとおり、それぞれシフトレジスタ６の対応する
ビットに接続される。
第３図は第２図の部分詳細結線図であり、２つのユニッ
トの部分とそれに対応するシフトレジスタ６の部分が示
されている。
トの部分とそれに対応するシフトレジスタ６の部分が示
されている。
レジスタ１１とＡＬＵ２ １で第１のユニットを、レジ
スタ１ ２とＡＬＵ２２で第２のユニットをそれぞれ構
成する。ＡＬＵ２１，２２はそれぞれ４ビツートの出力
が出ており、ｍ＝４の場合が例示されている。したがっ
て、シフトレジスタ６の数もｍ＝４で６１〜６４の４つ
となる。ＡＬＵ２１の４つの出力は順次シフトレジスタ
６１〜６４の第１のビットに加えられる。すなわち、Ａ
ＬＵ２ １の第１の出力はシフトレジス夕６１の第１の
ビット６１ａに、ＡＬＵ２ １の第２の出力はシフトレ
ジスタ６２の第１のビット６２ａに、以下同様にしてＡ
ＬＵ２１の出力は順次シフトレジス夕６１〜６４の第１
のビットに加えられる。また、ＡＬＵ２ ２の４つの出
力も順次シフトレジスタ６１〜６４の第２のビットに加
えられる。一般に、ｎ個のユニットのうち、ｉ番目のユ
ニットのｍビット出力はｍ個のシフトレジスタ６のｉ番
目のビットにそれぞれ同順になるように加えられる。こ
こにｉはｎＺｉＺＩである。第２図、第３図の構成でピ
ンポンパターンを発生する場合を説明する。
スタ１ ２とＡＬＵ２２で第２のユニットをそれぞれ構
成する。ＡＬＵ２１，２２はそれぞれ４ビツートの出力
が出ており、ｍ＝４の場合が例示されている。したがっ
て、シフトレジスタ６の数もｍ＝４で６１〜６４の４つ
となる。ＡＬＵ２１の４つの出力は順次シフトレジスタ
６１〜６４の第１のビットに加えられる。すなわち、Ａ
ＬＵ２ １の第１の出力はシフトレジス夕６１の第１の
ビット６１ａに、ＡＬＵ２ １の第２の出力はシフトレ
ジスタ６２の第１のビット６２ａに、以下同様にしてＡ
ＬＵ２１の出力は順次シフトレジス夕６１〜６４の第１
のビットに加えられる。また、ＡＬＵ２ ２の４つの出
力も順次シフトレジスタ６１〜６４の第２のビットに加
えられる。一般に、ｎ個のユニットのうち、ｉ番目のユ
ニットのｍビット出力はｍ個のシフトレジスタ６のｉ番
目のビットにそれぞれ同順になるように加えられる。こ
こにｉはｎＺｉＺＩである。第２図、第３図の構成でピ
ンポンパターンを発生する場合を説明する。
ピンポンパターンとは０、１、０、２、０、３、０、４
……のように１パターンごとに数が増えていくパターン
のことである。第４図はこの場合の動作説明図である。
第４図ａはしジスタ１１〜１４用クロックであり、ら〜
ｔ４の各タイミングでクロックが出る。第４図ｂはシフ
トレジスタ６１〜６４用クロックで、し〜ｔ４のほかｔ
，．〜ｔ，３，ｔａ〜ら３，ら，〜ｔ匁の各タイミング
でクロックが出る。第２図ではｎ＝４なので、第４図ａ
のクロックが１つ出る間に第４図ｂのクロツクは４つ出
る。第４図ｃはデータ４１〜４４の状態を示す。
……のように１パターンごとに数が増えていくパターン
のことである。第４図はこの場合の動作説明図である。
第４図ａはしジスタ１１〜１４用クロックであり、ら〜
ｔ４の各タイミングでクロックが出る。第４図ｂはシフ
トレジスタ６１〜６４用クロックで、し〜ｔ４のほかｔ
，．〜ｔ，３，ｔａ〜ら３，ら，〜ｔ匁の各タイミング
でクロックが出る。第２図ではｎ＝４なので、第４図ａ
のクロックが１つ出る間に第４図ｂのクロツクは４つ出
る。第４図ｃはデータ４１〜４４の状態を示す。
ｔｏのクロツクで、データ４１は０、データ４２は１、
データ４３は０、データ４４は２のデータを加え、次の
ちのクロックが出るまでその状態を保持させる。らのク
ロツクでデーダ４１〜４４の値は０２０２となり、以下
は同じ値を保持する。第４図ｄはＡＬＵ２１〜２４のモ
ードであり、ｔｏ〜ｔ，の間はスルーモード、ｔ，〜Ｌ
の間は加算モードである。スルーモードではデータ４１
〜４４の値だけがＡＬＵ２１〜２４の出力となり、加算
モードではデータ４１〜４４としジスタ１１〜１４の加
算値ＡＬＵ２１〜２４の出力となる。第４図ｅはしジス
タ１１〜１４の状態を示す。
データ４３は０、データ４４は２のデータを加え、次の
ちのクロックが出るまでその状態を保持させる。らのク
ロツクでデーダ４１〜４４の値は０２０２となり、以下
は同じ値を保持する。第４図ｄはＡＬＵ２１〜２４のモ
ードであり、ｔｏ〜ｔ，の間はスルーモード、ｔ，〜Ｌ
の間は加算モードである。スルーモードではデータ４１
〜４４の値だけがＡＬＵ２１〜２４の出力となり、加算
モードではデータ４１〜４４としジスタ１１〜１４の加
算値ＡＬＵ２１〜２４の出力となる。第４図ｅはしジス
タ１１〜１４の状態を示す。
Ｌ〜ｔ３の各クロツクによりそれぞれそのクロツクの前
のＡＬＵ２１〜２４の出力を記憶し、次のクロックが出
るまで保持る。第４図ｆはＡＬＵ２１〜２４の出力を示
す。
のＡＬＵ２１〜２４の出力を記憶し、次のクロックが出
るまで保持る。第４図ｆはＡＬＵ２１〜２４の出力を示
す。
ｔｏ〜Ｌ‘ま第４図ｄがスルーモードなので、第４図ｃ
の０１０２がそのまま出力となる。ｔ，〜ｔ２では第４
図ｄが加算モードになり、第４図ｃの０２０２と第４図
ｅの０１０２が加算されて０３０４となる。以下同様に
して、ｔ２〜ｔ３では０２０２と０３０４が加算されて
０５０６となり、ｔ３〜ｔ４では０２０２と０５０６が
加算されて０７０８となる。第４図ｇはシフトレジスタ
６１〜６４の合成出力を示す。
の０１０２がそのまま出力となる。ｔ，〜ｔ２では第４
図ｄが加算モードになり、第４図ｃの０２０２と第４図
ｅの０１０２が加算されて０３０４となる。以下同様に
して、ｔ２〜ｔ３では０２０２と０３０４が加算されて
０５０６となり、ｔ３〜ｔ４では０２０２と０５０６が
加算されて０７０８となる。第４図ｇはシフトレジスタ
６１〜６４の合成出力を示す。
ちのクロックだＡＬＵ２１〜２４の出力０１０２がシフ
トレジスタ６１〜６４に並列にロードされるとともに、
シフトレジスタ６１〜６４の第１のビットの出力０が出
力として取り出される。次に、ら，〜Ｌ３の各クロック
でシフトレジスタ６１〜６４は順次シフトされ、第２〜
第４のビットの出力１０２がそれぞれパターン出力なる
。以下同様にして、ら〜ｔ２３，ｔ３〜ｔ幻の各クロッ
クで次のパターン出力が得られる。第２図のような構成
ではしジスタ１１〜１４の遅延時間とＡＬＵ２１〜２４
の演算時間の和に比べ、シフトレジスタ６１〜６４の方
が高速である。
トレジスタ６１〜６４に並列にロードされるとともに、
シフトレジスタ６１〜６４の第１のビットの出力０が出
力として取り出される。次に、ら，〜Ｌ３の各クロック
でシフトレジスタ６１〜６４は順次シフトされ、第２〜
第４のビットの出力１０２がそれぞれパターン出力なる
。以下同様にして、ら〜ｔ２３，ｔ３〜ｔ幻の各クロッ
クで次のパターン出力が得られる。第２図のような構成
ではしジスタ１１〜１４の遅延時間とＡＬＵ２１〜２４
の演算時間の和に比べ、シフトレジスタ６１〜６４の方
が高速である。
このため、演算を多数並列に処理することにより、シフ
トレジスタの処理速度に近いパターン出力を発生するこ
とができ、２００ＭＨｚ〜３００ＭＨｚ程度の高速を実
現することができる。第５図、第６図は第２図のユニッ
トと置き換えができる他のユニットの例である。
トレジスタの処理速度に近いパターン出力を発生するこ
とができ、２００ＭＨｚ〜３００ＭＨｚ程度の高速を実
現することができる。第５図、第６図は第２図のユニッ
トと置き換えができる他のユニットの例である。
第５図はユニットの出力がレジスタ１から取り出される
点が第２図のユニットと異なるが、他の構成は第２図と
同じであり、同じような作用でシフトレジス夕６へ接続
される。第６図のュニッ：・は第１図の変形で、２つの
データ４，５が接続される例である。第７図は第２図の
実施例を動作させるための系統図の１例である。７１は
系全体を制御する制御部で、マイクロプ。
点が第２図のユニットと異なるが、他の構成は第２図と
同じであり、同じような作用でシフトレジス夕６へ接続
される。第６図のュニッ：・は第１図の変形で、２つの
データ４，５が接続される例である。第７図は第２図の
実施例を動作させるための系統図の１例である。７１は
系全体を制御する制御部で、マイクロプ。
グラムメモリである。７２はメモリ制御部で、制御部７
１の指令により次のパターンメモリ７３のアドレスを制
御する。
１の指令により次のパターンメモリ７３のアドレスを制
御する。
パターンメモリ７３のメモリ内容はしジスタ４に与えら
れ、ＡＬＵ２１〜２４に加えられる。ＡＬＵ制御部７５
は制御部７１の指令によりＡＬＵ２１〜２４のモードを
制御する。以上詳細に説明したとおり、本発明によるパ
ターン発生器によれば、従釆のパターン発生器に比べｎ
倍の速度のパターン出力が得られる利点がある。
れ、ＡＬＵ２１〜２４に加えられる。ＡＬＵ制御部７５
は制御部７１の指令によりＡＬＵ２１〜２４のモードを
制御する。以上詳細に説明したとおり、本発明によるパ
ターン発生器によれば、従釆のパターン発生器に比べｎ
倍の速度のパターン出力が得られる利点がある。
第１図は従来のパターン発生器の原理図、第２図は本発
明の一実施例の系統図、第３図は第２図の部分詳細結線
図、第４図は動作説明図、第５図、第６図は他のユニッ
トの例、第７図は第２図実施例の動作系統図の１例であ
る。 １，１１〜１４はしジス夕、２，２１〜２４はＡＬＵ、
３はデータ選択器、４，４ １〜４４，５はデータ、６
，６１〜６４はシフトレジスタである。 第１図 第２図 第４図 第３図 第５図 第６図 第７図
明の一実施例の系統図、第３図は第２図の部分詳細結線
図、第４図は動作説明図、第５図、第６図は他のユニッ
トの例、第７図は第２図実施例の動作系統図の１例であ
る。 １，１１〜１４はしジス夕、２，２１〜２４はＡＬＵ、
３はデータ選択器、４，４ １〜４４，５はデータ、６
，６１〜６４はシフトレジスタである。 第１図 第２図 第４図 第３図 第５図 第６図 第７図
Claims (1)
- １ 並列に配置され、それぞれが並列に動作する複数の
論理演算手段と、前記複数の論理演算手段から並列に出
力される複数の論理出力を並列に受けるシフトレジスタ
を備え、前記シフトレジスタのシフト速度を前記論理演
算手段の演算速度よりも速くし、前記並列に入力された
複数の論理出力をパターンとして前記シフトレジスタか
ら直列に取り出すようにしたことを特徴とする高速パタ
ーン発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003487A JPS6030973B2 (ja) | 1980-01-18 | 1980-01-18 | 高速パタ−ン発生器 |
| US06/224,986 US4389723A (en) | 1980-01-18 | 1981-01-14 | High-speed pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003487A JPS6030973B2 (ja) | 1980-01-18 | 1980-01-18 | 高速パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56101224A JPS56101224A (en) | 1981-08-13 |
| JPS6030973B2 true JPS6030973B2 (ja) | 1985-07-19 |
Family
ID=11558687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55003487A Expired JPS6030973B2 (ja) | 1980-01-18 | 1980-01-18 | 高速パタ−ン発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4389723A (ja) |
| JP (1) | JPS6030973B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4442519A (en) * | 1982-03-05 | 1984-04-10 | International Business Machines Corporation | Memory address sequence generator |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| DE3752280T2 (de) * | 1986-07-30 | 2000-02-03 | Hitachi Ltd | Mustergenerator |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
| EP0591562A1 (de) * | 1992-09-30 | 1994-04-13 | International Business Machines Corporation | Programmgesteuerte Optimierung einer prozessorgesteuerten Schaltung zur Generierung einer algorithmisch erzeugbaren Ausgangs-Sequenz von Werten |
| JP3323312B2 (ja) * | 1993-12-28 | 2002-09-09 | 株式会社アドバンテスト | 高速化した試験パターン発生器 |
| JPH08184648A (ja) * | 1994-12-28 | 1996-07-16 | Advantest Corp | 半導体試験装置用テストパターンの高速転送装置 |
| US5574733A (en) * | 1995-07-25 | 1996-11-12 | Intel Corporation | Scan-based built-in self test (BIST) with automatic reseeding of pattern generator |
| KR100307664B1 (ko) * | 1995-07-26 | 2001-10-19 | 오우라 히로시 | 고속패턴발생방법및이방법을사용한고속패턴발생기 |
| US6457148B1 (en) * | 1998-02-09 | 2002-09-24 | Advantest Corporation | Apparatus for testing semiconductor device |
| US6571365B1 (en) * | 1999-11-03 | 2003-05-27 | Unisys Corporation | Initial stage of a multi-stage algorithmic pattern generator for testing IC chips |
| DE10041137A1 (de) * | 2000-08-21 | 2002-03-21 | Philips Corp Intellectual Pty | Anordnung zum Testen von integrierten Schaltkreisen |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145035A (ja) * | 1974-05-10 | 1975-11-21 | ||
| JPS5412657A (en) * | 1977-06-30 | 1979-01-30 | Takeda Riken Ind Co Ltd | Ic tester |
| JPS55115149A (en) * | 1979-02-26 | 1980-09-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed pattern generation unit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564505A (en) * | 1968-01-16 | 1971-02-16 | Hughes Aircraft Co | Digital data reordering system |
| BE776495A (nl) * | 1971-12-10 | 1972-06-12 | Bell Telephone Mfg | Gegevensverwerkend stelsel, (uitv.: s. kobus, j. janssens en w.zoile). |
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| US5052604A (en) * | 1990-12-14 | 1991-10-01 | Tourangeau Donald R | Golf cart attachment |
-
1980
- 1980-01-18 JP JP55003487A patent/JPS6030973B2/ja not_active Expired
-
1981
- 1981-01-14 US US06/224,986 patent/US4389723A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145035A (ja) * | 1974-05-10 | 1975-11-21 | ||
| JPS5412657A (en) * | 1977-06-30 | 1979-01-30 | Takeda Riken Ind Co Ltd | Ic tester |
| JPS55115149A (en) * | 1979-02-26 | 1980-09-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed pattern generation unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56101224A (en) | 1981-08-13 |
| US4389723A (en) | 1983-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1175154A (en) | Shift circuit | |
| US5285524A (en) | Neural network with daisy chain control | |
| JP2755446B2 (ja) | デジタルデータ処理装置 | |
| JPS6030973B2 (ja) | 高速パタ−ン発生器 | |
| US5485467A (en) | Versatile reconfigurable matrix based built-in self-test processor for minimizing fault grading | |
| US4759021A (en) | Test pattern generator | |
| US4326266A (en) | Monitoring system for a modular digital data processor | |
| US4796219A (en) | Serial two's complement multiplier | |
| US5629946A (en) | High speed test pattern generator | |
| JPS63310210A (ja) | ｍ系列符号発生器 | |
| US4879675A (en) | Parity generator circuit and method | |
| US4551838A (en) | Self-testing digital circuits | |
| JPH06149662A (ja) | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| JPS58166419A (ja) | ワンチツプマイクロコンピユ−タ | |
| US4326251A (en) | Monitoring system for a digital data processor | |
| US20040008808A1 (en) | Counter having improved counting speed | |
| JPS6120897B2 (ja) | ||
| JPS61175580A (ja) | アルゴリズミツクパタ−ン発生装置 | |
| JPH0585051B2 (ja) | ||
| JPH0261723A (ja) | ステートマシン | |
| JP2929876B2 (ja) | Ｉｃテスタのパターンデータ出力回路 | |
| JP2806459B2 (ja) | フリップフロップが評価可能な論理シミュレーション装置 | |
| JP3488815B2 (ja) | アドレス記憶回路 | |
| JPS61131137A (ja) | 複数アドレスの連続生成方式 |