JPS61131137A - 複数アドレスの連続生成方式 - Google Patents
複数アドレスの連続生成方式Info
- Publication number
- JPS61131137A JPS61131137A JP25334284A JP25334284A JPS61131137A JP S61131137 A JPS61131137 A JP S61131137A JP 25334284 A JP25334284 A JP 25334284A JP 25334284 A JP25334284 A JP 25334284A JP S61131137 A JPS61131137 A JP S61131137A
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- JP
- Japan
- Prior art keywords
- address
- selector
- register
- adder
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のアドレスレジスタに対し、それぞれのア
ドレスを連続的ｖｃＪＩ！１次カウントアカウントアッ
プするアドレス生成方式に関する。
ドレスを連続的ｖｃＪＩ！１次カウントアカウントアッ
プするアドレス生成方式に関する。
アドレスを保持するアドレスレジスタの内容をカウント
アツプする場合、アドレスレジスタの内容と加数とを加
えてアドレスレジスタの内容を書き換えるか、アドレス
レジスタをカラ／り構造にする必要かめる。
アツプする場合、アドレスレジスタの内容と加数とを加
えてアドレスレジスタの内容を書き換えるか、アドレス
レジスタをカラ／り構造にする必要かめる。
従来、この種の操作を行う装置はアドレスレジスタが１
つで構成され、カウントアツプの対象アドレスは１つで
めった。従って、２つ以上のアドレスに対して交互にカ
ウントアツプさせ乍ら順次にメモリをアクセスさせたい
よつな場合にもそれが出来ないという欠点がめった。
つで構成され、カウントアツプの対象アドレスは１つで
めった。従って、２つ以上のアドレスに対して交互にカ
ウントアツプさせ乍ら順次にメモリをアクセスさせたい
よつな場合にもそれが出来ないという欠点がめった。
本発明は上記欠点を除去し、複数のアドレスレジスタを
対象として順次カウントアツプ又はダウンできるように
することを目的とする。
対象として順次カウントアツプ又はダウンできるように
することを目的とする。
本発明は複数のアドレスレジスタに順次にアダー（アド
レス修飾データと修飾のための加数とを入力して論理ア
ドレスを発生する部分）からの論理アドレスを入力し、
セレクタによりそれらのアドレスレジスタのアドレス情
報を定まった順序に選択してメモリアクセス用として出
力すると同時に、同セレクタにより１つ前に選択された
アドレスレジスタを別のセレクタにより選択してそのア
ドレス情報を前記アドレス修飾データとして還元し、ア
ダーにより必要なかΩ数を行いそのレジスタのアドレス
を修飾することを各レジスタに順次及ぼすことにより複
数のアドレスに対し順次に連続して生成できるようにし
たものである。
レス修飾データと修飾のための加数とを入力して論理ア
ドレスを発生する部分）からの論理アドレスを入力し、
セレクタによりそれらのアドレスレジスタのアドレス情
報を定まった順序に選択してメモリアクセス用として出
力すると同時に、同セレクタにより１つ前に選択された
アドレスレジスタを別のセレクタにより選択してそのア
ドレス情報を前記アドレス修飾データとして還元し、ア
ダーにより必要なかΩ数を行いそのレジスタのアドレス
を修飾することを各レジスタに順次及ぼすことにより複
数のアドレスに対し順次に連続して生成できるようにし
たものである。
Ｍ１図は本発明の一実施例を示すブロック図である。同
図において、（１）は加数発生部でらシ、アドレス値に
加減する＋４．：＃−４などの固定値を与える回路やレ
ジスタなどで構成される。（２）は論理アドレスを生成
するだめのアダー、＋３） １４１ （５）はそれぞれ
論理アドレスを保持するアドレスレジスタ、（６１（７
） （８１（９）ααはそれぞれセレクタである。ａけ
アドレス修飾のためのデータ、ｂはオペランドアドレス
、Ｃは論理アドレス以外でメモリをアクセスするための
アドレス、ｄは論理アドレス生成のためのアダー（２）
の出ｉ、ｅｕカウントアツプ又はダウンによる修飾対象
となるアドレス、ｆはメモリをアクセスするためのメモ
リアドレス、ｇけ加数発生部（１）の出力で加数である
。第２図は第１図の動作例を示すタイミング図でるる。
図において、（１）は加数発生部でらシ、アドレス値に
加減する＋４．：＃−４などの固定値を与える回路やレ
ジスタなどで構成される。（２）は論理アドレスを生成
するだめのアダー、＋３） １４１ （５）はそれぞれ
論理アドレスを保持するアドレスレジスタ、（６１（７
） （８１（９）ααはそれぞれセレクタである。ａけ
アドレス修飾のためのデータ、ｂはオペランドアドレス
、Ｃは論理アドレス以外でメモリをアクセスするための
アドレス、ｄは論理アドレス生成のためのアダー（２）
の出ｉ、ｅｕカウントアツプ又はダウンによる修飾対象
となるアドレス、ｆはメモリをアクセスするためのメモ
リアドレス、ｇけ加数発生部（１）の出力で加数である
。第２図は第１図の動作例を示すタイミング図でるる。
次ｖｃ＠１図の動作を説明する。まず、本発明を実行し
ない場合の動作においては、セレクタ（６）はそのＢ側
を選択し１、アドレス修飾データａをアダー（２）へ選
択出力し、セレクタ（７）はＡ側を選択し、オペランド
アドレスｂをアダー（２）に選択出力する。 １アダ
ー（２）はこれらアドレス修飾データａとオペランドア
ドレスｂを加算し、論理アドレスｄｔｌ−算出する。通
常、セレクタ（８１はＡ惧りを選択し、上記論理アドレ
スｄｉ選択出力し、アドレスレジスタ（３）＋４１ （
５１のうちのどれか１つにライトする。尚セレクタ（８
）がＢ側を選択する場合は、論理アドレスｄ以外で、メ
モリをアクセスするアドレスＣをアドレスレジスタ＋３
） （４） （５）のうちのどれか１つにライトする場
合である。セレクタαＧは、メモリをアクセスするアド
レスがライトされているアドレスレジスタ（３１（４）
（５）の１つのアドレスを選択し、そのアドレスをメ
モリアドレスｆとして出力する。
ない場合の動作においては、セレクタ（６）はそのＢ側
を選択し１、アドレス修飾データａをアダー（２）へ選
択出力し、セレクタ（７）はＡ側を選択し、オペランド
アドレスｂをアダー（２）に選択出力する。 １アダ
ー（２）はこれらアドレス修飾データａとオペランドア
ドレスｂを加算し、論理アドレスｄｔｌ−算出する。通
常、セレクタ（８１はＡ惧りを選択し、上記論理アドレ
スｄｉ選択出力し、アドレスレジスタ（３）＋４１ （
５１のうちのどれか１つにライトする。尚セレクタ（８
）がＢ側を選択する場合は、論理アドレスｄ以外で、メ
モリをアクセスするアドレスＣをアドレスレジスタ＋３
） （４） （５）のうちのどれか１つにライトする場
合である。セレクタαＧは、メモリをアクセスするアド
レスがライトされているアドレスレジスタ（３１（４）
（５）の１つのアドレスを選択し、そのアドレスをメ
モリアドレスｆとして出力する。
本発明を実行する場合の動作は第２図に示したようにア
ドレスデータが流れることにより行なわれる。即ち、例
えばｂる時点で各アドレスレジスタ（３）＋４１ （５
）にそれぞれ＃１０００． ＃：２０００． ＃：３０
００がライトされている場合、セレクタσαが先ずＡ側
を選択し九とすると、アドレスレジスタ（３）の＋１０
００がセレクタ帥を介してメモリアドレスｆとして出力
される。次にセレクタ（１１を介して選択出力される。
ドレスデータが流れることにより行なわれる。即ち、例
えばｂる時点で各アドレスレジスタ（３）＋４１ （５
）にそれぞれ＃１０００． ＃：２０００． ＃：３０
００がライトされている場合、セレクタσαが先ずＡ側
を選択し九とすると、アドレスレジスタ（３）の＋１０
００がセレクタ帥を介してメモリアドレスｆとして出力
される。次にセレクタ（１１を介して選択出力される。
それと同時にセレクタ（９）はＡ側を選択してアドレス
レジスタ（３）の：＃１Ｏ００を選択し、アドレスｅと
して出力する。そのときセレクタ（６）はＡ側を選択し
、＃：１０００を選択出力し、加数発生部（１）は加数
＃４を出力（鰺し、セレクタ（７）はＢ側を選択し＋４
を出力する。アダー（２）け両川力＃ｔＯＯＯと＋４を
加算し、＋１００４を出力（ｄ）シ、セレクタ（８）が
Ａ側人力でらる＋１００４を選択出力し、この出力１０
０４ がアドレスレジスタ（３）にライトされアドレ
スレジスタ（３）の修飾が一段落する。次にセレクタα
ωをＣに切換えるとアドレスレジスタ（５）の＋３００
０を出力しいそれと同時にセレクタ（９）がＢを選択し
、アドレスレジスタ（４）の−８２０００を出力（ｅｌ
Ｌ、セレクタ（６）はＡ側を選択して＋２０００を出
力し、加数発生部（１）は＋４を出力（すし、セレクタ
（７）はＢ側を選択して＋４を出力し、アダー（２）は
＋２０００と＋４を加算し、＋２００４を出力ｃｄ）シ
、セレクタ（８）はＡ側を選択して＋２００４を出力す
る。この＋２００４はアドレスレジスタ（４）にライト
されアドレスレジスタ（４）が修飾される。次にセレク
タＱαは循還的ＩＣＡに切換わってアドレスレジスタ（
３）の＋１００４を出力し、それと同時にセレクタ（９
）がＣを選択してアドレスレジスタ（５）の＋３０００
を出力ｆｅｌし、セレクタ（６）はＡ側を選択して＃：
３０００を出力し、加数発生部（１）は＋１０００を出
力（ｇ）シ、セレクタ（７）はＢ側を選択して一＃：１
０００を出力する。アダー（２）は両川力＄３０００と
＋１０００を加算して＃４０００を出力（ｄ）シセレク
タ（８）はＡ側を選択して＄４０００を出力する。この
＃４０００はアドレスレジスタ（５）に２イトｇれアド
レスレジスタ（５）が修飾される。以後同様ＩＣ第２図
のように繰返されて各アドレスレジスタがカウントアツ
プしていく。この動作を実行する場合、セレクタ（６１
はＡ側、セレクタ（７）はＢ側、セレクタ（８）はＡ
ｆｉｌｌを選択しており、セレクタ（９）が出力したア
ドレスレジスタＶＣ７Ｊｌ］算したアドレスがライトサ
れるのが基本動作でちる。それ以外の加数やセレクタ（
９）、セレクタ（ＩＩの選択はマイクロ命令により任意
に決定できる。
レジスタ（３）の：＃１Ｏ００を選択し、アドレスｅと
して出力する。そのときセレクタ（６）はＡ側を選択し
、＃：１０００を選択出力し、加数発生部（１）は加数
＃４を出力（鰺し、セレクタ（７）はＢ側を選択し＋４
を出力する。アダー（２）け両川力＃ｔＯＯＯと＋４を
加算し、＋１００４を出力（ｄ）シ、セレクタ（８）が
Ａ側人力でらる＋１００４を選択出力し、この出力１０
０４ がアドレスレジスタ（３）にライトされアドレ
スレジスタ（３）の修飾が一段落する。次にセレクタα
ωをＣに切換えるとアドレスレジスタ（５）の＋３００
０を出力しいそれと同時にセレクタ（９）がＢを選択し
、アドレスレジスタ（４）の−８２０００を出力（ｅｌ
Ｌ、セレクタ（６）はＡ側を選択して＋２０００を出
力し、加数発生部（１）は＋４を出力（すし、セレクタ
（７）はＢ側を選択して＋４を出力し、アダー（２）は
＋２０００と＋４を加算し、＋２００４を出力ｃｄ）シ
、セレクタ（８）はＡ側を選択して＋２００４を出力す
る。この＋２００４はアドレスレジスタ（４）にライト
されアドレスレジスタ（４）が修飾される。次にセレク
タＱαは循還的ＩＣＡに切換わってアドレスレジスタ（
３）の＋１００４を出力し、それと同時にセレクタ（９
）がＣを選択してアドレスレジスタ（５）の＋３０００
を出力ｆｅｌし、セレクタ（６）はＡ側を選択して＃：
３０００を出力し、加数発生部（１）は＋１０００を出
力（ｇ）シ、セレクタ（７）はＢ側を選択して一＃：１
０００を出力する。アダー（２）は両川力＄３０００と
＋１０００を加算して＃４０００を出力（ｄ）シセレク
タ（８）はＡ側を選択して＄４０００を出力する。この
＃４０００はアドレスレジスタ（５）に２イトｇれアド
レスレジスタ（５）が修飾される。以後同様ＩＣ第２図
のように繰返されて各アドレスレジスタがカウントアツ
プしていく。この動作を実行する場合、セレクタ（６１
はＡ側、セレクタ（７）はＢ側、セレクタ（８）はＡ
ｆｉｌｌを選択しており、セレクタ（９）が出力したア
ドレスレジスタＶＣ７Ｊｌ］算したアドレスがライトサ
れるのが基本動作でちる。それ以外の加数やセレクタ（
９）、セレクタ（ＩＩの選択はマイクロ命令により任意
に決定できる。
冑、上記例ではアドレスレジスタが３個で会ったが３個
に限らず任意の個数でよいことは動作例から容易に考え
られることでちる。
に限らず任意の個数でよいことは動作例から容易に考え
られることでちる。
本発明は以上のようになるものであって、１）２つ以上
のアドレスを連続的にカウントアツプ又はダウンさせ乍
らメモリをアクセスできる。１１）論理アドレス金生成
するためのアダーを用いているため、カウント用の専用
アダーが不要である。１１１）加数を任意に決めること
が出来る。ｌｖ）アドレスレジスタが複数個ろるので論
理アドレスを保持しておき、他のアドレスでメそりをア
クセスすることもできる。等の多くの効果が得られる。
のアドレスを連続的にカウントアツプ又はダウンさせ乍
らメモリをアクセスできる。１１）論理アドレス金生成
するためのアダーを用いているため、カウント用の専用
アダーが不要である。１１１）加数を任意に決めること
が出来る。ｌｖ）アドレスレジスタが複数個ろるので論
理アドレスを保持しておき、他のアドレスでメそりをア
クセスすることもできる。等の多くの効果が得られる。
第１図は本、発明の一実施例を示すブロック図、第２図
は第１図の動作例を示すタイミング図である０ １：加数発生部、 ２：アダー、 ３．４．５−・ニアドレスレジスタ、 ９：第２のセレクタ、１０：第１のセレクタ。
は第１図の動作例を示すタイミング図である０ １：加数発生部、 ２：アダー、 ３．４．５−・ニアドレスレジスタ、 ９：第２のセレクタ、１０：第１のセレクタ。
Claims (1)
- アドレス修飾のための加数発生部と、その発生する加数
とアドレス修飾データとを入力して論理アドレスを生成
するアダーと、このアダーの出力が順次入力されるｎ個
（但し２＜ｉ＜ｎ）のアドレスレジスタと、それらアド
レスレジスタの１つを順次に選択してそのアドレスデー
タを出力する第１及び第２のセレクタとを具備し、第１
のセレクタが第ｉ番目のアドレスレジスタを選択してそ
のアドレスデータをメモリアクセス出力とすると同時に
、第２のセレクタが第ｉ−１番目のアドレスレジスタを
選択しそのアドレスデータを前記アドレス修飾データと
して出力し第ｉ−１番目のアドレスレジスタのアドレス
修飾をすることを特徴とする複数アドレスの連続生成方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334284A JPS61131137A (ja) | 1984-11-30 | 1984-11-30 | 複数アドレスの連続生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334284A JPS61131137A (ja) | 1984-11-30 | 1984-11-30 | 複数アドレスの連続生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131137A true JPS61131137A (ja) | 1986-06-18 |
Family
ID=17249989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25334284A Pending JPS61131137A (ja) | 1984-11-30 | 1984-11-30 | 複数アドレスの連続生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764854A (ja) * | 1993-08-11 | 1995-03-10 | Koninkl Ptt Nederland Nv | プロセッサをメモリに連結する配列装置、およびプロセッサとメモリとプロセッサをメモリに連結する配列装置とを備えるシステム |
| JPH07295808A (ja) * | 1987-03-13 | 1995-11-10 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
-
1984
- 1984-11-30 JP JP25334284A patent/JPS61131137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07295808A (ja) * | 1987-03-13 | 1995-11-10 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| JPH0764854A (ja) * | 1993-08-11 | 1995-03-10 | Koninkl Ptt Nederland Nv | プロセッサをメモリに連結する配列装置、およびプロセッサとメモリとプロセッサをメモリに連結する配列装置とを備えるシステム |
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