JPS61114336A - 桁上げ保存加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ この発明は連続して供給されるデータを順次加算する加
算器に係り、特に桁上げ保存様能を有する桁上げ保存加
算器に関する。

［発明の技術的背景］ 多数の加算を実行する場合に、すべての加算が完了する
まで桁上げ保存を行なって桁上げ伝播を持たせておき、
加算の最終サイクルですべての加算を完了させるため桁
上げ伝播を完結させることが可能である。このような桁
上げ保存圀能を持つ加算器は一般に桁上げ保存側ＩＮ器
（キャリーセーブアダー：Ｃ８Ａ）と呼ばれている。

第１１図は従来の桁上げ保存加算器の構成を示す回路図
である。この桁上げ保存加算器では、１個の全加算器（
フルアダー）ＦＡ、それぞね外部から入力されるクロッ
クパルスφおよびリセットパルスＲ８Ｔによって制御さ
れるフリツプフロツプからなり上記全加算器ＦＡの加算
出力Ｓ１桁上げ出力Ｃを記憶するアキュムレータＡＣＣ
およびキャリーレジスタＣＲとで一つの処理ユニット１
０が構成され、この処理ユニット１０が４個縦続接続さ
れている。一つの処理ユニット１０は１サイクルで下位
桁からのキャリー人力（キャリーレジスタＣＲの出力）
とその桁のアキュムレータＡＣＣの出力および演算デー
タＢを全加算器ＦＡに取込んで加算処理を実行し、その
Ｓ出力をアキュムレータＡＣＣに、Ｃ出力をキャリーレ
ジスタＣＲに供給する。また、１１は全加算器ＦＡおよ
び半加算酉ＨＡ（ハーフアダー）からなり、上記各処理
ユニット１０内の全加算器ＦＡのＳ出力およびキャリー
レジスタＣＲの記憶データを加算して最終的な加算出力
ｆｏないしｆ４および桁上げ出力Ｃを得る外部加算回路
である。

このような構成の桁上げ保存加算器では、各処理ユニッ
ト１０において全加算器ＦＡのＳ出力をアキュムレータ
ＡＣＣに、Ｃ出力をキャリーレジスタＣＲにそれぞれ供
給するだけで加算を行なうことができるので、高速な演
算処理が可能である。

［背景技術の問題点］ ところで１、上記従来の桁上げ保存加算器では各処理ユ
ニット１０を全加算器ＦＡを用いて構成しているので、
一つのデータが１段の全加算器ＦＡを通過している際に
は次のデータを供給することはできない。このため、各
全加算器ＦＡには所定の間隔でデータを順次供給する必
要があり、この結果、全体の動作速度に制限を与えてし
まう。この菰うなことは、今後のパイプライン演算処理
等の高速処理を実現する場合の障害となる。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は従来よりも高速に処理を行なうことが
できる桁上げ保存加算器を提供することにある。

〔発明の概要］ 上記目的を達成するためこの発明にあっては、１桁分の
単位回路を、第１の演算データと予め得られた加算デー
タとを加算して囲障出力データおよび桁上げデータとを
得て、この加算出力データを次の加算における加算デー
タとして帰還する第１の加算手段、上記第１の加算手段
の桁上げ出力データを記憶する第１のデータ記憶手段、
上記第１のデータ記憶手段の記憶データおよび第２の演
算データとが共に高論理レベルにされているときにこの
状態を検出しかつ記憶する第１のデータ検出記憶手段、
上記第１のデータ検出記憶手段の記憶データ、第２の演
算データおよび上記第１のデータ記憶手段の各データの
うちいずれかひとつが高論理レベルにされているときに
この状態を検出しかつ記憶する第２のデータ検出記憶手
段、上記第２のデータ検出記憶手段で記憶されたデータ
と予め得られた加算データとを加算して加算出力データ
および桁上げデータとを得て、この加算出力データを次
の加算における加算データとして帰還する第２の加算手
段、上記第２の加算手段の桁上げ出力データを記憶する
第２のデータ記憶手段でそれぞれ構成し、下位桁の単位
回路の第２のデータ記憶手段の記憶データを上記第２の
演算データとして上位桁の単位回路に供給すべく複数の
単位回路を縦続接続して演算処理部を構成し、加算部で
上記演算処理部の第１および第２の加算手段の加算出力
データおよび第２のデータ記憶手段の記憶データを用い
て加算処理を行ない、連続して供給される前記第１の演
算データ間の加算データを加算部で得るようにしている
。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第１０図は一般的な桁上げ保存加算器の構成を示すブロ
ック図である。一般的な桁上げ保存加算器は、大別して
、（ｉ＋１＞ビットの演算データ８０ないし８１を加算
し内部の７キユムレータ、レジスタ等に加算データおよ
び桁上げデータを記憶する演算処理部２０と、この演算
処理部２０内の加算データおよび桁上げデータを加算し
て桁上げデータＣを含む最終的な加算データｆＯないし
ｆｊを得る外部加算部２１とから構成されている。そし
て上記演算処理部２０は縦続接続された複数の単位回路
２２で構成されている。

第１図はこの発明において、上記演算処理部２０を構成
する単位回路２２を二桁分のみ示す回路図である。−桁
分の単位回路２２は図示するように２個の半加算器３１
．３２、それぞれフリップフロップからなるアキュムレ
ータ３３．３４およびキャリーレジスタ３５．３６．３
７．３８、オアゲート３９およびアンドゲート４０とで
構成されている。

半加算器３１の一方のデータｂの入力端は第１の演算デ
ータ８ｉ　（ｉ−０，１，２，・・・）が供給されるデ
ータ入力端Ｙに接続されている。この半加算器３１の加
算出力Ｓはアキュムレータ３３に、桁上げ出力Ｃはキャ
リーレジスタ３５にそれぞれ供給される。そして上記ア
キュムレータ３３の出力は半加算器３１の他方のデータ
ａの入力端に帰還される。

上記キャリーレジスタ３５の出力は、データ入力端Ｘを
介して下位桁から供給される第２の演算データと共にア
ンドゲート４０に供給される。このアンドゲート４０の
出力は上記キャリーレジスタ３６に供給される。さらに
このキャリーレジスタ３６の出力は上記キャリーレジス
タ３５の出力および上記第２の演算データと共にオアゲ
ート３９に供給される。

このオアゲート３９の出力はもう一つの半加算器３２の
一方のデータｂの入力端に供給される。この半加算器３
２の加算出力Ｓはアキュムレータ３４に、桁上げ出力Ｃ
はキャリーレジスタ３８にそれぞれ供給される。そして
上記アキュムレータ３４の出力は半加算器３２の他方の
データａの入力端に帰還される。

また上記キャリーレジスタ３８の出力がこの桁の単位回
路２２よりも１桁だけ上位の単位回路２２に対して上記
第２の演算データとして供給されている。

なお上記各桁の単位回路２２にはクロックパルスφおよ
びリセットパルスＲ３Ｔが供給さされており、アキュム
レータ３３．３４およびキャリーレジスタ３５．３６．
３７．３８へのデータ取込みおよびリセット動作はそれ
ぞれこのパルスに応じて＃１ｍｌされる。

第２図は上記第１図に示される２桁分の単位回路の動作
を示すタイミングチャートである。ここでは０ビツト目
の演算データＢ○および１ビツト目の演算データＢ１が
それぞれ常にルベルにされている場合、すなわちＢＯお
よびＢ１としてルベルのデータが連続して供給される場
合の動作を説明する。まずリセットパルスＲ３Ｔが供給
されると、各桁の単位回路２２内のアキュムレータ３３
゜３４およびキャリーレジスタ３５．３６．３７．３８
がすべてリセットされ、それぞれの出力がＯにされる。

次に時刻１０以降、ｔｌ、ｔ２と連続して８０およびＢ
１としてルベルのデータが供給される。

１サイクルで各半加算器３１はアキュムレータ３３の記
憶データと第１の演算データ１３ｉとの加算を行ない、
その結果をアキュムレータ３３およびキャリーレジスタ
３５に記憶させる。これと同時にもう一つの各半加算器
３２はアキュムレータ３４の記憶データと第２の演算デ
ータすなわち下位桁からの桁上げデータとの加算を行な
い、その結果をアキュムレータ３４およびキャリーレジ
スタ３８に記憶させる。

１イクルでの基本的な動作は以上のようであり、クロッ
クパルスφが供給される毎に上記のような動作が繰返し
行われる。

ところで上記のような加算が繰返して行われている途中
で、キャリーレジスタ３５の記憶データがルベルでかつ
下位桁からの桁上げデータもルベルにされた場合、半加
算器３４はアキュムレータ３４の記憶データとこれら両
データとの加算を同時に行なうことはできない。そこで
、オアゲート３９、アンドゲート４０およびキャリーレ
ジスタ３６．３７からなる回路でキャリーバッファの機
能を達成している。すなわち、まずキャリーレジスタ３
５の記憶データおよび下位桁からの桁上げデータが共に
ルベルにされていることをアンドゲート４０で検出する
。このとき、両データが共にＯレベルあるいはいずれか
一方のみがルベルの場合にはオアゲート３９を介してキ
ャリーレジスタ３５の記憶データおよび下位桁からの桁
上げデータをキャリーレジスタ３７に取込む。他方、キ
ャリーレジスタ３５の記憶データおよび下位桁からの桁
上げデータが共にルベルであると検出されたならば、一
方のルベルデータを予めキャリーレジスタ３６で保持し
ておき、他方のルベルデータをキャリーレジスタ３７に
供給し、次の１サイクルで半加算器３２においてアキュ
ムレータ３４の記憶データとの加算を行なわせる。そし
て次の１サイクルで半加算器３２においてアキュムレー
タ３４の記憶データと、予めキャリーレジスタ３６で保
持され、オアゲート３９を介してキャリーレジスタ３７
に供給され、ここで記憶されている残りのルベルのデー
タとの加算を半加算器３２で行なわせる。

このように半加算器を用いていても、３人力データのう
ち二つがルベルであってもこれらデータどうしの加算を
行なわせることができる。しかも各加算処理は半加算器
で行われており、一つのデータが１段の半加算器を通過
するのに必要な時間は全加算器に比較して少ない。この
ため、各単位回路２２に対して演算データを連続的に供
給する時間間隔は従来より短くすることができる。この
結果、全体の動作速度は従来よりも速くなる。このため
、今後のパイプライン演算処理等の高速処理が容易に実
現されるものである。

なお、第２図のタイミングチャートにおいて、ｓｏ、ｃ
ｏはＯ桁目の単位回路２２内のアキュムレータ３３およ
びキャリーレジスタ３７の出力、８１′、Ｃ１’　は０
桁目の単位回路２２内の７キユムレータ３４およびキャ
リーレジスタ３８の出力、Ｓｌ、Ｃ１は１桁目の単位回
路２２内のアキュムレータ３３およびキャリーレジスタ
３７の出力、８２’　、Ｃ２’　は１桁目の単位回路２
２内の７キユムレータ３４およびキャリーレジスタ３８
の出力である。この第２図のタイミングチャートにおい
て、時刻ｔ８からｔ９の間では１桁目の単位回路２２内
のキャリーレジスタ３７の出力Ｃ１が上記キャリーバッ
ファ礪能によって再びルベルにされている。

第３図は上記単位回路２２を４回路用いて、この発明の
桁上げ保存加算器を４ビツト入力のものに実施した場合
の構成を示す回路図である。この場合、４桁分の単位回
路２２からなる演算処理部２ｏ内の加算データおよび桁
上げデータを加算して桁上げデータＣを含む最終的な加
算データｆＯないしｆ６を傳る外部加算部２１は８個の
全加算器５１ないし５８と４個の半加算器６１ないし６
４とで構成されている。

全加算器５１には３つの入力データとしてＯ桁目の単位
回路２２内のキャリーレジスタ３７、アキュムレータ３
４および１桁目の単位回路２２内のアキュムレータ３３
の出力が供給されている。全加算器５２には３つの入力
データとして１桁目の単位回路２２内のキャリーレジス
タ３７、アキュムレータ３４および２桁目の単位回路２
２内のアキュムレータ３３の出力が供給されている。全
加算器５３には３つの入力データとして２桁目の単位回
路２２内のキャリーレジスタ３１、アキュムレー・夕３
４および３桁目の単位回路２２内のアキュムレータ３３
の出力が供給されている。半加算器６１には２つの入力
データとして３桁目の単位回路２２内のキャリーレジス
タ３γおよびアキュムレータ３３の出力が供給されてい
る。全加算器５４には３つの入力データとして上記全加
算器５１の桁上げ出力、Ｏ桁目の単位回路２２内のキャ
リーレジスタ３８の出力および上記全加算器５２の加算
出力が供給されている。全加算器５５には３つの入力デ
ータとして上記全加算器５２の桁上げ出力、１桁目の単
位回路２２内のキャリーレジスタ３８の出力および上記
全加算・器５３の加算出力が供給されている。

全加算器５６には３つの入力データとして上記全加算器
５３の桁上げ出力、２桁目の単位回路２２内のキャリー
レジスタ３８の出力および上記半加算器６１の加算出力
が供給されている。半加算器６２には２つの入力データ
として上記半加算器６１の桁上げ出力および３桁目の単
位回路２２内のキャリーレジスタ３８の出力が供給され
ている。半加算器６３には２つの入力データとして上記
全加算器５４の桁上げ出力および上記全加算器５５の加
算出力が供給されている。全加算器５７には３つの入力
データとして上記半加算器６３の桁上げ出力、上記全加
算器５５の桁上げ出力および上記全加算器５６の加算出
力が供給されている。全加算器５８には３つの入力デー
タとして上記全加算器５７の桁上げ出力、上記全加算器
５６の桁上げ出力および上記半加算器６２の加算出力が
供給されている。半加算器６４には２つの入力データと
して上記全加算器５８の桁上げ出力および上記半加算器
６２の桁上げ出力が供給されている。

この外部加算部２１では、０桁目の単位回路２２内の７
キユムレータ３３の出力がそのまま最終的な加算データ
ｆｏに、全加算器５１の加算出力が最終的な加算データ
で１に、全加算器５４の加算出力が最終的な加算データ
ｆ２に、半加算器６３の加算出力が最終的な加算データ
ｆ３に、全加算器５７の加算出力が最終的な加算データ
ｆ４に、全加算器５８の加算出力が最終的な加算データ
ｆ５に、半加算器６４の加算出力および桁上げ出力が最
終的な加算データｆ６および桁上げデータＣにそれぞれ
されている。

このような構成の桁上げ保存加算器では、４ビツトの演
算データＢＯないしＢ３が順次何回か供給された後に各
単位回路２２内のキャリーレジスタ３５と３６の出力を
Ｏレベルにするために、演算データとしてＯレベルのも
のを２回供給する。すなわち、このような操作を行なう
ことにより、キャリーレジスタ３５と３６の記憶データ
をその後段の回路に伝達して、この両キャリーレジスタ
３５と３６の記憶データを用いることなしに、ひいては
外部加算部２１における加算器を増加させることなしに
最終的な加算データを得ることができる。

第４図はこの発明の他の実施例に係る桁上げ保存加算器
の構成を示す回路図である。この実施例回路も上記実施
例と同様に４ピツト入力のものである。この実施例の場
合、演算処理部２０内の加算データおよび桁上げデータ
を加算して桁上げデータＣを含むＲＨ的な加算データｆ
Ｑないしｆ５を得る外部加算部２１は、５個の全加算器
１１ないし７５と３個の半加算器８１ないし８４とで構
成されており、第３図の場合よりも全加算器と半加算器
の総数が少なくされている。これは、外部加算部２１で
行なうべき一部の加算機能を各単位回路２２内の半加算
器３２でもって行なわせるようにしたものである。

このため、各単位回路２２では半加算器３２の桁上げ出
力Ｃとキャリーレジスタ３８の出力とが供給されるオア
ゲート４１が新たに追加されている。

そして外部加算部２１では、半加算器８１には２つの入
力データとしてＯ桁目の単位回路２２内の半加算器３２
の加算出力Ｓおよび１桁目の単位回路２２内のアキュム
レータ３３の出力が供給されている。全加算器７１には
３つの入力データとして０桁目の単位回路２２内のオア
ゲート４１の出力、１桁目の単位回路２２内の半加算器
３２の加算出力Ｓおよび２桁目の単位回路２２内のキャ
リーレジスタ３３の出力が供給されている。全加算器１
２には３つの入力データとして１桁目の単位回路２２内
のオアゲート４１の出力、２桁目の単位回路２２内の半
加算器３２の加算出力Ｓおよび３桁目の単位回路２２内
のキャリーレジスタ３３の出力が供給されている。半加
算器８２には２つの入力データとして２桁目の単位回路
２２内のオアゲート４１の出力および３桁目の単位回路
２２内の半加算器３２の加算出力Ｓが供給されている。

半加算器８３には２つの入力データとして上記半加算器
８１の桁上げ出力および上記全加算器７１の加算出力が
供給されている。全加算器７３には３つの入力データと
して上記半加算器８３の桁上げ出力、上記全加算器７１
の桁上げ出力および上記全加算器７２の加算出力Ｓが供
給されている。全加算器７４には３つの入力データとし
て上記全加算器７３の桁上げ出力、上記全加算器７２の
桁上げ出力および上記半加算器８２の加算出力Ｓが供給
されている。全加算器７５には３つの入力データとして
上記全加算器７４の桁上げ出力、上記半加算器８２の桁
上げ出力および３桁目の単位回路２２内のオアゲート４
１の出力が供給されている。

この外部加算部２１では、０桁目の単位回路２２内のア
キュムレータ３３の出力がそのまま最終的な加算データ
ｆＯに、半加算器８１の加算出力がＲ終的な加算データ
ｆ１に、半加算器８３の加算出力が最終的な加算データ
ｆ２に、全加算器１３の加算出力が最終的な加算データ
で３に、全加算器７４の加算出力が最終的な加算データ
ｆ４に、全加算器７５の加算出力および桁上げ出力が最
終的な加算データで５および桁上げデータＣにそれぞれ
されている。

この実施例の外部加算部２１がこのように構成されてい
るのは、半加算器３２のキャリー出力が連続したサイク
ルで共にルベルにされることがなく、キャリーレジスタ
３８の入出力が共にルベルにされることがないという理
由からである。

第５図は前記半加算器３１．３２それぞれとアキュムレ
ータ３３．３４それぞれとからなる回路の他の例を示す
回路図である。ここで例えば半加算器３１と７キユムレ
ータ３３とは、半加算器３１で予め加算を行ない、アキ
ュムレータ３３でこの加算結果を記憶し、次に供給され
る１ピツトのデータとアキュムレータ３３の内容との加
算を順次行なうものであり、第５図の回路はこれと同様
の機能を持つものである。すなわち、この回路はＴ型フ
リツプフＯツブ９１とこのＴ型フリップ７Ｏツブ９１へ
の入力データおよびＱ出力データが供給されているアン
ドゲート９２とから構成されている。

第６図および第７図はそれぞれ前記アンドゲート４０お
よびキャリーレジスタ３６とからなる回路の他の例を示
す回路図である。このアンドゲート４０およびキャリー
レジスタ３６とからなる回路は、アンドゲート４０の入
力データが共にルベルのときにこれを検出し、これをキ
ャリーレジスタ３６に記憶するものであり、第６図およ
び第７図の回路はこれと同様の機能を持つものである。

すなわち、第６図の回路では前記アンドゲート４０の代
わりにナントゲート９３を用い、キャリーレジスタ３６
の出力としてこを用いるようにしたものである。ざらに
第７図の回路では前記アンドゲート４０の代わりにノア
ゲート９４を用いるようにしたものである。

第８図および第９図はそれぞれ前記オアゲート３９およ
びキャリーレジスタ３７とからなる回路の他の例を示す
回路図である。このアンドゲート３９およびキャリーレ
ジスタ３７とからなる回路は、アンドゲート３９の入力
データのうちいずれか一つがルベルのときにこれを検出
し、これをキャリーレジスタ３７に記憶するものであり
、第８図および第９図の回路はこれと同様の機能を持つ
ものである。

すなわち、第８図の回路では前記オアゲート３９の代わ
りにノアゲート９５を用い、キャリーレジスタ３１の出
力としてζを用いるようにしたものである。

さらに第９図の回路では前記オアゲート３９の代わりに
ナントゲート９６を用いるようにしたものである。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば外部加算部２１の構成は必ずしも第３図、第４図のよ
うでなくともよく、必要に応じてＣＬＡ　（キャリール
ックアヘッド）なとの手法を用いて８速化を図るように
してもよい。また上記実施例では順次供給される演算デ
ータの加算処理を行なう場合について説明したが、これ
は演算データとして補数を用い、減算を行なわせるよう
にしてもよいことはもちろんである。

［発明の効果コ 以上説明したようにこの発明によれば、従来よりも高速
に処理を行なうことができる桁上げ保存加算器を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明に係る桁上げ保存加算器を構成する単
位回路を二桁分のみ示す回路図、第２図は上記第１図に
示される単位回路の動作を示すタイミングチャート、第
３図はこの発明の桁上げ保存加算器を′４ビット入力の
ものに実施した場合の構成を示す回路図、第４図はこの
発明の他の実施例に係る桁上げ保存加算器の構成を示す
回路図、第５図ないし第９図はそれぞれこの発明の変形
例の回路図、第１０図は桁上げ保存加算器の一般的な構
成を示すブロック図、第１１図は従来の桁上げ保存加算
器の構成を示す回路図である。 ２０・・・演算処理部、２１・・・外部加算部、２２・
・・単位回路、３１．３２・・・半加算器、３３．３４
・・・アキュムレータ、３５、３６．３７．３８・・・
キャリーレジスタ、３９．４１・・・オアゲート、４０
・・・アンドゲート。 第１　囚 第２図 Ｃ２゜

Claims (1)

【特許請求の範囲】
1. １桁分の単位回路が、第１の演算データと予め得られた
   加算データとを加算して加算出力データおよび桁上げデ
   ータとを得て、この加算出力データを次の加算における
   加算データとして帰還する第１の加算手段、上記第１の
   加算手段の桁上げ出力データを記憶する第１のデータ記
   憶手段、上記第１のデータ記憶手段の記憶データおよび
   第２の演算データとが共に高論理レベルにされていると
   きにこの状態を検出しかつ記憶する第１のデータ検出記
   憶手段、上記第１のデータ検出記憶手段の記憶データ、
   第２の演算データおよび上記第１のデータ記憶手段の各
   データのうちいずれかひとつが高論理レベルにされてい
   るときにこの状態を検出しかつ記憶する第２のデータ検
   出記憶手段、上記第２のデータ検出記憶手段で記憶され
   たデータと予め得られた加算データとを加算して加算出
   力データおよび桁上げデータとを得て、この加算出力デ
   ータを次の加算における加算データとして帰還する第２
   の加算手段、上記第２の加算手段の桁上げ出力データを
   記憶する第２のデータ記憶手段でそれぞれ構成され、下
   位桁の単位回路の第２のデータ記憶手段の記憶データを
   上記第２の演算データとして上位桁の単位回路に供給す
   べく複数の単位回路を縦続接続して構成される演算処理
   部と、上記演算処理部の第１および第２の加算手段の加
   算出力データおよび第２のデータ記憶手段の記憶データ
   を用いて加算処理を行ない、連続して供給される前記第
   １の演算データ間の加算データを得る加算部とを具備し
   たことを特徴する桁上げ保存加算器。