JPH02220172A - 高速フーリエ変換におけるバタフライ演算用アドレス発生回路 - Google Patents
高速フーリエ変換におけるバタフライ演算用アドレス発生回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、高速フーリエ変換（以下ＦＦＴという）に
おけ、るバタフライ演算用アドレス発生回路に関する。
おけ、るバタフライ演算用アドレス発生回路に関する。
第１０図はＦＦＴにおける基数２のバタフライ演算を示
すものである。出力データｄは、入力データａと、入力
データｂに係数Ｃ（回転因子と呼ばれる）を掛は算した
ものとの和として得られ、出力データｅは、入力データ
ａと、入力データｂに係数Ｃを掛は算したものとの差と
して得られる。 今、入力データａ及びｂを、それぞれ複素数（Ａ＋ｉＢ
）、（Ｃ＋ｉＤ）で表わし、また、係数Ｃを複素数（Ｘ
＋ｉＹ）で表わすと、出力データｄ及びｅは、 ｄ＝ （Ａ十（ＣＸ−ＤＹ）） ＋ｉ （Ｂ＋（ＤＸ＋ＣＹ））・・・・（１）ｅ＝ （
Ａ−（ＣＸ−ＤＹ）） ＋１ （Ｂ−（Ｄｘ十〇Ｙ））・・・・（２）と表わさ
れる。 このようなバタフライ演算−を基本として、サンプル点
数８、基数２のＦＦＴを行なう場合の時間間引のアルゴ
リズムのデータの流れは第１１図に示すようなものとな
る。 ＦＦＴにおいて、サンプル数が２ｎのときのバタフライ
演算の段数はｎ段である。そして、２個づつのサンプル
について１回のバタフライ演算が行われるので、各段に
おいて２ 回のバタフライ演算が行われる。第１１
図の場合、８＝２３であるから３段のバタフライ演算が
行われれ、各段で２２＝４回のバタフライ演算が行われ
ることになる。 この場合、８サンプルのデータは、データメモリに蓄え
られており、各１回のバタフライ演算について、第１０
図の入力データａ、ｂに相当する２個のサンプルデータ
がデータメモリから読み出され、前記（１）式、く２）
式の演算がなされて、その演算結果である第１０図の出
力データｄ、ｅに相当する２個のデータが、データメモ
リの入力データａ、ｂが蓄えられていた番地に記憶され
る。 この第１１図の、サンプル点数８、基数２のＦＦＴにお
ける時間間引のアルゴリズムにおいて、各バタフライ演
算でデータメモリに対して供給するアドレスは第１２図
の表に示すようになる。 なお、第１１図においては、８サンプルの入力データχ
（０）〜χ（７）は、時間間引のバタフライ演算のため
の前処理としての、いわゆるビットリバース回路におい
てデータ順序が並べ変えられてデータメモリに書き込ま
れており、図の例の場合、各入力データは図の上から順
にデータメモリの０番地〜７番地に記憶されているもの
とする。 例えば、第１段目の第１回目のバタフライ演算において
は、入力データａ、ｂとして、０番地と１番地のデータ
χ（０）、χ（４）がデータメモリから読み出され、（
１）式、（２）式の演算がＣＰＵ等の演算手段にて行な
われ、その結果の２個のデータがデータメモリの０番地
と１番地に書き込まれる。また、第２段目の第１回目の
バタフライ演算においては、入力データａ、ｂとして、
０番地と２番地のデータがデータメモリから読み出され
、（１）式、（２）式の演算が演算手段にて行なわれ、
その結果の２個のデータがデータメモリの０番地と２番
地に書き込まれる。また、第３段目の第１回目のバタフ
ライ演算においては、入力データａ、ｂとして、０番地
と４番地のデータがデータメモリから読み出され、（１
）式。 （２）式の演算が演算手段にて行なわれ、その演算結果
の２個のデータがデータメモリの０番地と４番地に書き
込まれる。 第１２図から判るように、バタフライ演算の段数によっ
てデータメモリのアドレッシングの順番が異なる。すな
わち、第１段目のバタフライ演算時は、１づつインクリ
メントしてアドレッシングする。第２段目はアドレスバ
スのビットＯとビット１を入れ替えて第１段目と同様に
順にアドレッシングする。第３段目はアドレスバスのビ
ット１→ビツト２、ビット１→ビツト０、ビット２→ビ
ノ ット１に変更して、第１段目と同様に順にアドレッシン
グする。 なお、第１１図において、Ｗｏ、Ｗ、、Ｗ２゜Ｗ３は各
１回のバタフライ演算時の回転因子を示している。 従来、上述したバタフライ演算時のデータメモリに対す
るアドレスは、主としてソフトウェアで判断命令を含む
演算によって求められていた。
すものである。出力データｄは、入力データａと、入力
データｂに係数Ｃ（回転因子と呼ばれる）を掛は算した
ものとの和として得られ、出力データｅは、入力データ
ａと、入力データｂに係数Ｃを掛は算したものとの差と
して得られる。 今、入力データａ及びｂを、それぞれ複素数（Ａ＋ｉＢ
）、（Ｃ＋ｉＤ）で表わし、また、係数Ｃを複素数（Ｘ
＋ｉＹ）で表わすと、出力データｄ及びｅは、 ｄ＝ （Ａ十（ＣＸ−ＤＹ）） ＋ｉ （Ｂ＋（ＤＸ＋ＣＹ））・・・・（１）ｅ＝ （
Ａ−（ＣＸ−ＤＹ）） ＋１ （Ｂ−（Ｄｘ十〇Ｙ））・・・・（２）と表わさ
れる。 このようなバタフライ演算−を基本として、サンプル点
数８、基数２のＦＦＴを行なう場合の時間間引のアルゴ
リズムのデータの流れは第１１図に示すようなものとな
る。 ＦＦＴにおいて、サンプル数が２ｎのときのバタフライ
演算の段数はｎ段である。そして、２個づつのサンプル
について１回のバタフライ演算が行われるので、各段に
おいて２ 回のバタフライ演算が行われる。第１１
図の場合、８＝２３であるから３段のバタフライ演算が
行われれ、各段で２２＝４回のバタフライ演算が行われ
ることになる。 この場合、８サンプルのデータは、データメモリに蓄え
られており、各１回のバタフライ演算について、第１０
図の入力データａ、ｂに相当する２個のサンプルデータ
がデータメモリから読み出され、前記（１）式、く２）
式の演算がなされて、その演算結果である第１０図の出
力データｄ、ｅに相当する２個のデータが、データメモ
リの入力データａ、ｂが蓄えられていた番地に記憶され
る。 この第１１図の、サンプル点数８、基数２のＦＦＴにお
ける時間間引のアルゴリズムにおいて、各バタフライ演
算でデータメモリに対して供給するアドレスは第１２図
の表に示すようになる。 なお、第１１図においては、８サンプルの入力データχ
（０）〜χ（７）は、時間間引のバタフライ演算のため
の前処理としての、いわゆるビットリバース回路におい
てデータ順序が並べ変えられてデータメモリに書き込ま
れており、図の例の場合、各入力データは図の上から順
にデータメモリの０番地〜７番地に記憶されているもの
とする。 例えば、第１段目の第１回目のバタフライ演算において
は、入力データａ、ｂとして、０番地と１番地のデータ
χ（０）、χ（４）がデータメモリから読み出され、（
１）式、（２）式の演算がＣＰＵ等の演算手段にて行な
われ、その結果の２個のデータがデータメモリの０番地
と１番地に書き込まれる。また、第２段目の第１回目の
バタフライ演算においては、入力データａ、ｂとして、
０番地と２番地のデータがデータメモリから読み出され
、（１）式、（２）式の演算が演算手段にて行なわれ、
その結果の２個のデータがデータメモリの０番地と２番
地に書き込まれる。また、第３段目の第１回目のバタフ
ライ演算においては、入力データａ、ｂとして、０番地
と４番地のデータがデータメモリから読み出され、（１
）式。 （２）式の演算が演算手段にて行なわれ、その演算結果
の２個のデータがデータメモリの０番地と４番地に書き
込まれる。 第１２図から判るように、バタフライ演算の段数によっ
てデータメモリのアドレッシングの順番が異なる。すな
わち、第１段目のバタフライ演算時は、１づつインクリ
メントしてアドレッシングする。第２段目はアドレスバ
スのビットＯとビット１を入れ替えて第１段目と同様に
順にアドレッシングする。第３段目はアドレスバスのビ
ット１→ビツト２、ビット１→ビツト０、ビット２→ビ
ノ ット１に変更して、第１段目と同様に順にアドレッシン
グする。 なお、第１１図において、Ｗｏ、Ｗ、、Ｗ２゜Ｗ３は各
１回のバタフライ演算時の回転因子を示している。 従来、上述したバタフライ演算時のデータメモリに対す
るアドレスは、主としてソフトウェアで判断命令を含む
演算によって求められていた。
しかしながら、バタフライ演算のアドレスをソフトウェ
アによって求める方法は、バタフライ演算のアドレッシ
ングの高速アクセスを望むことができず、ＦＦＴアルゴ
リズムの高速性が損なわれてしまっている。 また、アドレス演算にＣＰＵのレジスタが使われている
間は、別の仕事がＣＰＵではできないので、これも時間
効率を悪化させる原因となっている。 この発明は、上記の欠点に鑑み、ＦＦＴのバタフライ演
算におけるアドレッシングを高速で行ない得るアドレス
発生回路を提供しようとするものである。
アによって求める方法は、バタフライ演算のアドレッシ
ングの高速アクセスを望むことができず、ＦＦＴアルゴ
リズムの高速性が損なわれてしまっている。 また、アドレス演算にＣＰＵのレジスタが使われている
間は、別の仕事がＣＰＵではできないので、これも時間
効率を悪化させる原因となっている。 この発明は、上記の欠点に鑑み、ＦＦＴのバタフライ演
算におけるアドレッシングを高速で行ない得るアドレス
発生回路を提供しようとするものである。
この発明は、
データメモリからデータを読み出し、高速フーリエ変換
におけるバタフライ演算を行ない、その演算結果を上記
データメモリに再び書き込む処理を複数設置繰り返す際
に、上記データメモリに供給するアドレス情報を発生す
るためのアドレス発生回路であって、 データサンプル数を２ （ｎは自然数）個としなとき
、ｎビットのアドレスバスと、 上記アドレスバスに第１段目のバタフライ演算のときの
アドレス情報を各段において供給する手段と、 上記アドレスバスのビット並びを変更するためのビット
並び変更手段を有し、その出力により上記データメモリ
をアドレッシングするアドレス供給回路と、 上記ビット並び変更手段に、行われるバタフライ演算が
何段目であるかに応じた制御信号を供給する制御信号供
給手段とからなる高速フーリエ変換におけるバタフライ
演算用アドレス発生回路である。
におけるバタフライ演算を行ない、その演算結果を上記
データメモリに再び書き込む処理を複数設置繰り返す際
に、上記データメモリに供給するアドレス情報を発生す
るためのアドレス発生回路であって、 データサンプル数を２ （ｎは自然数）個としなとき
、ｎビットのアドレスバスと、 上記アドレスバスに第１段目のバタフライ演算のときの
アドレス情報を各段において供給する手段と、 上記アドレスバスのビット並びを変更するためのビット
並び変更手段を有し、その出力により上記データメモリ
をアドレッシングするアドレス供給回路と、 上記ビット並び変更手段に、行われるバタフライ演算が
何段目であるかに応じた制御信号を供給する制御信号供
給手段とからなる高速フーリエ変換におけるバタフライ
演算用アドレス発生回路である。
アドレス供給回路のビット並び変更手段には、制御信号
供給手段からバタフライ演算の段数に応じた制御信号が
それぞれ供給される。 そして、第１段目のバタフライ演算においては、アドレ
ス供給回路からはアドレスバスを通じた第１段目のバタ
フライ演算時のアドレス情報がそのまま得られる。また
、第２段目以降のバタフライ演算時においては、段数に
応じてアドレスバスのビット並びの変更がアドレス供給
回路のビット並び変更手段において行われ、各段数の時
のバタフライ演算用アドレスがこのアドレス供給回路か
ら得られる。
供給手段からバタフライ演算の段数に応じた制御信号が
それぞれ供給される。 そして、第１段目のバタフライ演算においては、アドレ
ス供給回路からはアドレスバスを通じた第１段目のバタ
フライ演算時のアドレス情報がそのまま得られる。また
、第２段目以降のバタフライ演算時においては、段数に
応じてアドレスバスのビット並びの変更がアドレス供給
回路のビット並び変更手段において行われ、各段数の時
のバタフライ演算用アドレスがこのアドレス供給回路か
ら得られる。
第１図は、この発明によるアドレス発生回路の一実施例
を備えたＦＦＴ演算装置の一例を示すもので、（１）、
（２＞式に示したバタフライ演算はソフトウェアによっ
て行われる場合である。 第１図で、１０はＣＰＬｒ、１１はデータバス、１２は
アドレスバス、１３はプログラムＲＯＭ、１４はワーク
エリア用ＲＡＭである。 １５はデータメモリである。このデータメモリ１５には
、ＦＦＴのバタフライ演算の初期状態においては、演算
すべき２ｎ個（ｎは自然数）のサンプルデータが、予め
ビットリバースの処理が行われたものが書き込まれてい
る。 ２０はデータメモリ１５に対するデータアドレス供給回
路である。このデータアドレス供給回路２０には、アド
レスバス１２のうちのｎビットが入力されている。この
ｎビットのアドレスバスには、各段の２ 回のバタ
フライ演算時に、常に第１Ｎ１目の２ 回のバタフ
ライ演算時のｎビットのアドレスデータ（ａｎ−＋
＋ ａｎ−２，・・・＆、＋ ａｏ ）が供給される。 このアドレス供給回路２０には、この例では、後述する
ようにビット並び変更手段としてｎ−１個のマルチプレ
クサが設けられ、各マルチプレクサにはレジスタ１６か
ら切替制御信号が供給される。レジスタ１６には、ＣＰ
Ｕｌ０からデータバス１１を介してバタフライ演算の各
段において、各マルチプレクサに対するその段での切替
制御信号が供給される。このアドレス供給回路の出力デ
ータによりデータメモリ１５はアドレッシングされる。 第２図はアドレス供給回１２０の一実施例であり、第１
．第２・・・第（ｎ−１）のｎ−１個のマルチプレクサ
２０＋ 、２０２ 、・・・２０ｎ−、で構成される。 各マルチプレクサは、第１及び第２の出力端子を備え、
第１及び第２の入力信号を、これに供給される切替制御
信号に応じて第１及び第２の出力端子に選択的に取り出
す構成を有する。すなわち、各マルチプレクサは、これ
に供給される切替制御信号によって、第１の入力信号を
第１の出力端子に、第２の入力信号を第２の出力端子に
、それぞれ得る通常状態と、その逆に、第１の入力信号
を第２の出力端子に、第２の入力信号を第１の出力端子
に、それぞれ得る逆転状態とに切り替えられる。 第１のマルチプレクサ２０．には前記アドレスバス１２
からのｎビットのうちの最下位ビットから２ビツトの情
報ａ（、及びａ、が第１及び第２の入力信号として供給
される。この第１のマルチプレクサ２０１の第１の出力
端子の信号Ａ、は、データメモリ１５のアドレス端子の
最下位ビットに供給される。この第１のマルチプレクサ
２０＋の第２の出力端子に得られる信号は第２のマルチ
プレクサ２０２の第１の入力信号とされる。また、アド
レスバス１２からの情報ａ２がこの第２のマルチプレク
サ２０２の第２の入力信号とされる。 そして、この第２のマルチプレクサ２０２の第１の出力
端子の信号Ａ１は、データメモリー５のアドレス端子の
最下位ビットから２番目のビットに供給される。この第
２のマルチプレクサ２０２の第２の出力端子に得られる
信号は第３のマルチプレクサ２０３の第１の入力信号と
される。 以下同様にして第ｉ （ｎ＝２．３． ・−、ｎ−２＞
のマルチプレクサ２０．の第１の入力信号としては、第
（ｉ−１＞のマルチプレクサ２０、−１の第２の出力端
子の信号が供給され、第２の入力信号としてはアドレス
バス１２からの情報ａ、が供給され、その第１のマルチ
プレクサ２０．の第１の出力端子−に得られる信号Ａ１
−１は、データメモリー５のアドレス端子の最下位ビッ
トから数えて第ｉビットに供給される。 そして、第（ｎ−１）のマルチプレクサの第１及び第２
の出力端子に得られる信号Ａｎ−２及びＡｎ−１はデー
タメモリー５のアドレス端子の最上位側の２ビツトとし
て供給される。 第１〜第（ｎ−１）のマルチプレクサ２０＋〜２Ｏｎ−
１のそれぞれには、レジスター６からの各１ビツトの切
替制御信号が供給される。レジスタ１６には、バタフラ
イ演算の各段の初めにおいて、行われるバタフライ演算
が何段目であるかに応じてＣＰＵで求められた第１〜第
（ｎ−１）のマルチプレクサ２０＋ 、２０２ 、・・
・２０１−＋ に対する合計ｎビットの切替制御信号デ
ータがデータバス１１を通じて供給され、書き込まれる
。レジスタ１６の内容はバタフライ演算の段数が同じ間
は変わらず、段数が変わったときｃｐｕｔｏでソフト的
に形成されたデータに変更される。 そして、レジスター６からの切替制御信号により第１の
マルチプレクサ２０１は、段数Ｄ＝１のときは通常状態
、段数Ｄ≧２のときは逆転状態に切り替えられる。また
、第ｉ （１＝２．３．・・・ｎ−２）のマルチプレク
サ２０．は、段数Ｄ≦ｌのときは通常状態、段数Ｄ≧ｉ
＋１のときは逆転状態にそれぞれ切り替えられる。さら
に、第（ｎ＝１）のマルチプレクサ２Ｏｎ−１は、段数
Ｄ≦ｎ−１のときは通常状態、段数Ｄ≧ｎのときは逆転
状態に切り替えられる。 したがって、データアドレス供給回路２０からは、第１
段目のバタフライ演算時においては、第３図に示すよう
に、データメモリ１５の入力アドレス情報ａ（、〜ａｎ
−１が出力アドレス情報Ａ。〜Ａ ｎ−１としてそのま
ま得られ、第２段目の）くタフライ演算時においては、
第１のマルチプレクサ２０、のみが逆転状態にされ、第
４図に示すように、入力アドレス情報のうち下位２ビツ
トの情報ａＱ。 ａ、が、出力アドレス情報の下位２ビツトＡＱ。 Ａ、に対して入れ替えられた状態で得られ、第３段目の
バタフライ演算時においては、第１．第２のマルチプレ
クサ２０＋ 、２０２が逆転状態にされ、第５図に示す
ように、入力アドレス情報のうちの下位３ビツトの情報
ａ Ｏ＋ ａ ｌ ＋ ａ２が、出力アドレス情報の下
位３ビツトの情報Ａｏ、Ａ＋Ａ２に対して図のように並
べ代えられた状態で得られる。そして、第ｎ段のバタフ
ライ演算においては第１〜第（ｎ−１）のマルチプレク
サ２０＋〜２Ｏｎ−＋ が逆転状態にされ、入力アドレ
ス情報の全てが出力アドレス情報の全てのビットに対し
て並べ代えがなされる。 以上述べたデータアドレス供給回路２０の出力アドレス
情報Ａ Ｏ”’−Ａ ｎ−１と、入力アドレスａ（１〜
ａロー電 との各バタフライ演算の各段での対応関係を
第６図の表に示す。 例えばサンプル数が８、即ちｎ＝３であるときには、ア
ドレスバス１２から順次第１段目の４回分のバタフライ
演算時のアドレス情報が、第１段目、第２段目、さらに
第３段目の各段において、順次データアドレス供給回路
２０に供給されれば、第３図〜第５図から明らかなよう
に、第１２図に示した目的の３ビツトのアドレス情報が
、データアドレス供給回路２０の出力アドレス情報Ａｏ
、ＡＩ、Ａ２ として得られるものである。 以上のように、データアドレス供給回路２０を設けたこ
とにより、アドレッシングする演算プロセッサ、つまり
ＣＰＵｌ０は、バタフライ演算の段数に応じてマルチプ
レクサを切り替える信号を形成するだけで、第１段目か
ら第ｎ段目までのバタフライ演算の各段において、アド
レスを第１段目と同様に１づつインクリメントするアド
レッシングを峰り返せば良い、したがって、ＣＰＵｌ０
はアドレッシングのための複雑な演算を行なわなくても
良くなり、バタフライ演算時のアドレッシングが高速に
なる。 また、図の例の場合、データアドレス供給回路２０は、
単純なロジック回路を複数個並べるだけで構成すること
ができるので、ＬＳＩ化に適している。したがって、低
価格化及び小形化が極めて容易である。 １７は回転因子メモリで、このメモリ１７に対するアド
レスは、ｃｐｕｔｏでソフト的に形成して与えることも
できる。しかし、この例では、ＦＦＴのより高速処理を
実現するため、ハードウェアで回転因子アドレス発生回
路を構成するようにしている。この回転因子アドレス発
生回路の構成を説明する前に、回転因子メモリ１７に対
するアドレッシングについて説明する。 今、回転因子メモリ１７にはそれぞれ第ｊ番地に、回転
因子Ｗｊが書き込まれているとする。データが８サンダ
ルの場合、回転因子メモリ１７は、バタフライ演算の段
数と、各段数でのバタフライ演算の順番により、第７図
に示すように、２ビツトのアドレス情報によりアドレッ
シングされる。 したがって、回転因子メモリ１７からは、第１１図に示
したように、第１段目の４回のバタフライ演算では、１
回目から４回目まで常にＷｏが読み出され、第２段目の
４回のバタフライ演算では、１回目と３回目はＷ。、２
回目と３回目はＷ、が読み出される。また、第３段目の
４回のバタフライ演算では、１回目から４回目まで順次
にＷｏ。 Ｗ、、Ｗ２．Ｗ３が読み出される。 これを一般化すると、サンプル数が２ｎ個の場合、回転
因子メモリ１７は（ｎ−１）ビットのアドレス情報によ
ってアドレッシングされる。そして、その（ｎ−１）ビ
ットのアドレス情報ＢＯ＋ｓ、ｌ Ｂ２ ＋ ”’＋
ａｎ−２は、第８図に示すように、第１段目のバタフラ
イ演算では、全てＯとされ、第２段目のバタフライ演算
では最上位１ビツトのみがカウントアツプされる。そし
て、第３段目では最上位から２ビツト、第４段目では最
上位から３ビツトというようにカウントアツプされるビ
ット数が増えてくる。第ｎ段目のバタフライ演算では全
てのビットがカウントアツプされる。 この例では以上のことを考慮して回転因子アドレス発生
回路をハードウェアで構成する。 ３０はそのための回転因子アドレス供給回路である。こ
の回転因子アドレス供給回路３０は、例えば第９図に示
すように、ｎ−１個のマルチプレクサ３１ｏ、３１＋
、・・・＋３１０−２と、同数のＪ−にフリップフロッ
プ回路３２ｏ 、３２＋ 、・・・３２ｎ−２とからな
る。 マルチプレクサ３１゜〜３１ｎ−２の出力はＪ〜にフリ
ップフロップ回路３２ｏ〜３２ｎ−２のクロック端子に
供給される。また、マルチプレクサ３１゜〜３１ｎ−２
の第１の入力端子には、各段の各回のバタフライ演算毎
にリードパルスＲＰが供給される。このリードパルスＲ
Ｐは、回転因子メモリ１７をアドレッシングする必要の
あるタイミングとなるように、ＣＰＵｌ０からゲート回
路１９を通じて回転因子アドレス供給回路３ｏに供給さ
れている。 そして、マルチプレクサ３１ｏの第２の入力端子は接地
される。また、マルチプレクサ３１１〜３１ｎ−２の第
２の入力端子には、Ｊ−にフリップフロップ回路３２ｏ
〜３２ｎ−、のＱ出力が供給される。 Ｊ−にフリップフロップ回路３２ｏ〜３２ｎ−ｘのＱ出
力は、回転因子アドレス供給回路の出力アドレス情報Ｂ
ｏ〜Ｂｎ−２として取り出される。 また、マルチプレクサ３１ｏ〜３１ｎ−２には、レジス
タ１８から切替制御信号が供給される。レジスタ１８に
は、データバス１１を通じてバタフライ演算の各段の演
算の初めにその段数に応じた各マルチプレクサに対する
切替制御信号が書き込まれる。 そして、この切替制御信号により、マルチプレクサ３１
ｎ−２は第２段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。また、マルチプレクサ３１ｎ
−３は第３段目のバタフライ演算時のみ、第１の入力端
子側を選択してリードパルスＲＰを出力として取り出す
ように切り替えられる。以下同様にしてマルチプレクサ
３１ｏは第ｎ段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。 なお、第１段目ではアドレス情報Ｂ。−Ｂｎ−２はすべ
てＯであるので、マルチプレクサ３１ｏ〜３１ｎ−２は
すべて第２の入力端子側が選択される。 以上の構成によれば、マルチプレクサからリードパルス
ＲＰが取り出されるとＪ−にフリツプフロツプ回路は、
このパルスＲＰ毎に状態を反転するカウンタとなるので
、バタフライ演算の第に段目では上位に一１ビットがカ
ウントアツプされることになる。したがって、フリップ
フロ７１回路３２ａ〜３２ｎ−２のＱ出力としてのアド
レス情報Ｂｏ〜Ｂｎ−２は、第８図の表の通りのものと
なり、ＣＰＵｌ０からはバタフライ演算の各段の初めで
レジスタ１８に切替制御信号を供給すると共にリードパ
ルスＲＰを発生するだけで、回転因子メモリ１７をアド
レッシングすることができる。したがって、ＣＰＵｌ０
でソフト的にアドレッシングする場合に比べて高速で回
転因子メモリ１７をアドレッシングすることができる。 なお、データアドレス発生口Ｆ＃１２０のビット並び変
更手段は、第２図の例のように複数のマルチプレクサを
用いる構成に限らず、第６図の表のような入出力アドレ
スの関係の出力アドレス情報を得ることができるもので
あればよい。
を備えたＦＦＴ演算装置の一例を示すもので、（１）、
（２＞式に示したバタフライ演算はソフトウェアによっ
て行われる場合である。 第１図で、１０はＣＰＬｒ、１１はデータバス、１２は
アドレスバス、１３はプログラムＲＯＭ、１４はワーク
エリア用ＲＡＭである。 １５はデータメモリである。このデータメモリ１５には
、ＦＦＴのバタフライ演算の初期状態においては、演算
すべき２ｎ個（ｎは自然数）のサンプルデータが、予め
ビットリバースの処理が行われたものが書き込まれてい
る。 ２０はデータメモリ１５に対するデータアドレス供給回
路である。このデータアドレス供給回路２０には、アド
レスバス１２のうちのｎビットが入力されている。この
ｎビットのアドレスバスには、各段の２ 回のバタ
フライ演算時に、常に第１Ｎ１目の２ 回のバタフ
ライ演算時のｎビットのアドレスデータ（ａｎ−＋
＋ ａｎ−２，・・・＆、＋ ａｏ ）が供給される。 このアドレス供給回路２０には、この例では、後述する
ようにビット並び変更手段としてｎ−１個のマルチプレ
クサが設けられ、各マルチプレクサにはレジスタ１６か
ら切替制御信号が供給される。レジスタ１６には、ＣＰ
Ｕｌ０からデータバス１１を介してバタフライ演算の各
段において、各マルチプレクサに対するその段での切替
制御信号が供給される。このアドレス供給回路の出力デ
ータによりデータメモリ１５はアドレッシングされる。 第２図はアドレス供給回１２０の一実施例であり、第１
．第２・・・第（ｎ−１）のｎ−１個のマルチプレクサ
２０＋ 、２０２ 、・・・２０ｎ−、で構成される。 各マルチプレクサは、第１及び第２の出力端子を備え、
第１及び第２の入力信号を、これに供給される切替制御
信号に応じて第１及び第２の出力端子に選択的に取り出
す構成を有する。すなわち、各マルチプレクサは、これ
に供給される切替制御信号によって、第１の入力信号を
第１の出力端子に、第２の入力信号を第２の出力端子に
、それぞれ得る通常状態と、その逆に、第１の入力信号
を第２の出力端子に、第２の入力信号を第１の出力端子
に、それぞれ得る逆転状態とに切り替えられる。 第１のマルチプレクサ２０．には前記アドレスバス１２
からのｎビットのうちの最下位ビットから２ビツトの情
報ａ（、及びａ、が第１及び第２の入力信号として供給
される。この第１のマルチプレクサ２０１の第１の出力
端子の信号Ａ、は、データメモリ１５のアドレス端子の
最下位ビットに供給される。この第１のマルチプレクサ
２０＋の第２の出力端子に得られる信号は第２のマルチ
プレクサ２０２の第１の入力信号とされる。また、アド
レスバス１２からの情報ａ２がこの第２のマルチプレク
サ２０２の第２の入力信号とされる。 そして、この第２のマルチプレクサ２０２の第１の出力
端子の信号Ａ１は、データメモリー５のアドレス端子の
最下位ビットから２番目のビットに供給される。この第
２のマルチプレクサ２０２の第２の出力端子に得られる
信号は第３のマルチプレクサ２０３の第１の入力信号と
される。 以下同様にして第ｉ （ｎ＝２．３． ・−、ｎ−２＞
のマルチプレクサ２０．の第１の入力信号としては、第
（ｉ−１＞のマルチプレクサ２０、−１の第２の出力端
子の信号が供給され、第２の入力信号としてはアドレス
バス１２からの情報ａ、が供給され、その第１のマルチ
プレクサ２０．の第１の出力端子−に得られる信号Ａ１
−１は、データメモリー５のアドレス端子の最下位ビッ
トから数えて第ｉビットに供給される。 そして、第（ｎ−１）のマルチプレクサの第１及び第２
の出力端子に得られる信号Ａｎ−２及びＡｎ−１はデー
タメモリー５のアドレス端子の最上位側の２ビツトとし
て供給される。 第１〜第（ｎ−１）のマルチプレクサ２０＋〜２Ｏｎ−
１のそれぞれには、レジスター６からの各１ビツトの切
替制御信号が供給される。レジスタ１６には、バタフラ
イ演算の各段の初めにおいて、行われるバタフライ演算
が何段目であるかに応じてＣＰＵで求められた第１〜第
（ｎ−１）のマルチプレクサ２０＋ 、２０２ 、・・
・２０１−＋ に対する合計ｎビットの切替制御信号デ
ータがデータバス１１を通じて供給され、書き込まれる
。レジスタ１６の内容はバタフライ演算の段数が同じ間
は変わらず、段数が変わったときｃｐｕｔｏでソフト的
に形成されたデータに変更される。 そして、レジスター６からの切替制御信号により第１の
マルチプレクサ２０１は、段数Ｄ＝１のときは通常状態
、段数Ｄ≧２のときは逆転状態に切り替えられる。また
、第ｉ （１＝２．３．・・・ｎ−２）のマルチプレク
サ２０．は、段数Ｄ≦ｌのときは通常状態、段数Ｄ≧ｉ
＋１のときは逆転状態にそれぞれ切り替えられる。さら
に、第（ｎ＝１）のマルチプレクサ２Ｏｎ−１は、段数
Ｄ≦ｎ−１のときは通常状態、段数Ｄ≧ｎのときは逆転
状態に切り替えられる。 したがって、データアドレス供給回路２０からは、第１
段目のバタフライ演算時においては、第３図に示すよう
に、データメモリ１５の入力アドレス情報ａ（、〜ａｎ
−１が出力アドレス情報Ａ。〜Ａ ｎ−１としてそのま
ま得られ、第２段目の）くタフライ演算時においては、
第１のマルチプレクサ２０、のみが逆転状態にされ、第
４図に示すように、入力アドレス情報のうち下位２ビツ
トの情報ａＱ。 ａ、が、出力アドレス情報の下位２ビツトＡＱ。 Ａ、に対して入れ替えられた状態で得られ、第３段目の
バタフライ演算時においては、第１．第２のマルチプレ
クサ２０＋ 、２０２が逆転状態にされ、第５図に示す
ように、入力アドレス情報のうちの下位３ビツトの情報
ａ Ｏ＋ ａ ｌ ＋ ａ２が、出力アドレス情報の下
位３ビツトの情報Ａｏ、Ａ＋Ａ２に対して図のように並
べ代えられた状態で得られる。そして、第ｎ段のバタフ
ライ演算においては第１〜第（ｎ−１）のマルチプレク
サ２０＋〜２Ｏｎ−＋ が逆転状態にされ、入力アドレ
ス情報の全てが出力アドレス情報の全てのビットに対し
て並べ代えがなされる。 以上述べたデータアドレス供給回路２０の出力アドレス
情報Ａ Ｏ”’−Ａ ｎ−１と、入力アドレスａ（１〜
ａロー電 との各バタフライ演算の各段での対応関係を
第６図の表に示す。 例えばサンプル数が８、即ちｎ＝３であるときには、ア
ドレスバス１２から順次第１段目の４回分のバタフライ
演算時のアドレス情報が、第１段目、第２段目、さらに
第３段目の各段において、順次データアドレス供給回路
２０に供給されれば、第３図〜第５図から明らかなよう
に、第１２図に示した目的の３ビツトのアドレス情報が
、データアドレス供給回路２０の出力アドレス情報Ａｏ
、ＡＩ、Ａ２ として得られるものである。 以上のように、データアドレス供給回路２０を設けたこ
とにより、アドレッシングする演算プロセッサ、つまり
ＣＰＵｌ０は、バタフライ演算の段数に応じてマルチプ
レクサを切り替える信号を形成するだけで、第１段目か
ら第ｎ段目までのバタフライ演算の各段において、アド
レスを第１段目と同様に１づつインクリメントするアド
レッシングを峰り返せば良い、したがって、ＣＰＵｌ０
はアドレッシングのための複雑な演算を行なわなくても
良くなり、バタフライ演算時のアドレッシングが高速に
なる。 また、図の例の場合、データアドレス供給回路２０は、
単純なロジック回路を複数個並べるだけで構成すること
ができるので、ＬＳＩ化に適している。したがって、低
価格化及び小形化が極めて容易である。 １７は回転因子メモリで、このメモリ１７に対するアド
レスは、ｃｐｕｔｏでソフト的に形成して与えることも
できる。しかし、この例では、ＦＦＴのより高速処理を
実現するため、ハードウェアで回転因子アドレス発生回
路を構成するようにしている。この回転因子アドレス発
生回路の構成を説明する前に、回転因子メモリ１７に対
するアドレッシングについて説明する。 今、回転因子メモリ１７にはそれぞれ第ｊ番地に、回転
因子Ｗｊが書き込まれているとする。データが８サンダ
ルの場合、回転因子メモリ１７は、バタフライ演算の段
数と、各段数でのバタフライ演算の順番により、第７図
に示すように、２ビツトのアドレス情報によりアドレッ
シングされる。 したがって、回転因子メモリ１７からは、第１１図に示
したように、第１段目の４回のバタフライ演算では、１
回目から４回目まで常にＷｏが読み出され、第２段目の
４回のバタフライ演算では、１回目と３回目はＷ。、２
回目と３回目はＷ、が読み出される。また、第３段目の
４回のバタフライ演算では、１回目から４回目まで順次
にＷｏ。 Ｗ、、Ｗ２．Ｗ３が読み出される。 これを一般化すると、サンプル数が２ｎ個の場合、回転
因子メモリ１７は（ｎ−１）ビットのアドレス情報によ
ってアドレッシングされる。そして、その（ｎ−１）ビ
ットのアドレス情報ＢＯ＋ｓ、ｌ Ｂ２ ＋ ”’＋
ａｎ−２は、第８図に示すように、第１段目のバタフラ
イ演算では、全てＯとされ、第２段目のバタフライ演算
では最上位１ビツトのみがカウントアツプされる。そし
て、第３段目では最上位から２ビツト、第４段目では最
上位から３ビツトというようにカウントアツプされるビ
ット数が増えてくる。第ｎ段目のバタフライ演算では全
てのビットがカウントアツプされる。 この例では以上のことを考慮して回転因子アドレス発生
回路をハードウェアで構成する。 ３０はそのための回転因子アドレス供給回路である。こ
の回転因子アドレス供給回路３０は、例えば第９図に示
すように、ｎ−１個のマルチプレクサ３１ｏ、３１＋
、・・・＋３１０−２と、同数のＪ−にフリップフロッ
プ回路３２ｏ 、３２＋ 、・・・３２ｎ−２とからな
る。 マルチプレクサ３１゜〜３１ｎ−２の出力はＪ〜にフリ
ップフロップ回路３２ｏ〜３２ｎ−２のクロック端子に
供給される。また、マルチプレクサ３１゜〜３１ｎ−２
の第１の入力端子には、各段の各回のバタフライ演算毎
にリードパルスＲＰが供給される。このリードパルスＲ
Ｐは、回転因子メモリ１７をアドレッシングする必要の
あるタイミングとなるように、ＣＰＵｌ０からゲート回
路１９を通じて回転因子アドレス供給回路３ｏに供給さ
れている。 そして、マルチプレクサ３１ｏの第２の入力端子は接地
される。また、マルチプレクサ３１１〜３１ｎ−２の第
２の入力端子には、Ｊ−にフリップフロップ回路３２ｏ
〜３２ｎ−、のＱ出力が供給される。 Ｊ−にフリップフロップ回路３２ｏ〜３２ｎ−ｘのＱ出
力は、回転因子アドレス供給回路の出力アドレス情報Ｂ
ｏ〜Ｂｎ−２として取り出される。 また、マルチプレクサ３１ｏ〜３１ｎ−２には、レジス
タ１８から切替制御信号が供給される。レジスタ１８に
は、データバス１１を通じてバタフライ演算の各段の演
算の初めにその段数に応じた各マルチプレクサに対する
切替制御信号が書き込まれる。 そして、この切替制御信号により、マルチプレクサ３１
ｎ−２は第２段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。また、マルチプレクサ３１ｎ
−３は第３段目のバタフライ演算時のみ、第１の入力端
子側を選択してリードパルスＲＰを出力として取り出す
ように切り替えられる。以下同様にしてマルチプレクサ
３１ｏは第ｎ段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。 なお、第１段目ではアドレス情報Ｂ。−Ｂｎ−２はすべ
てＯであるので、マルチプレクサ３１ｏ〜３１ｎ−２は
すべて第２の入力端子側が選択される。 以上の構成によれば、マルチプレクサからリードパルス
ＲＰが取り出されるとＪ−にフリツプフロツプ回路は、
このパルスＲＰ毎に状態を反転するカウンタとなるので
、バタフライ演算の第に段目では上位に一１ビットがカ
ウントアツプされることになる。したがって、フリップ
フロ７１回路３２ａ〜３２ｎ−２のＱ出力としてのアド
レス情報Ｂｏ〜Ｂｎ−２は、第８図の表の通りのものと
なり、ＣＰＵｌ０からはバタフライ演算の各段の初めで
レジスタ１８に切替制御信号を供給すると共にリードパ
ルスＲＰを発生するだけで、回転因子メモリ１７をアド
レッシングすることができる。したがって、ＣＰＵｌ０
でソフト的にアドレッシングする場合に比べて高速で回
転因子メモリ１７をアドレッシングすることができる。 なお、データアドレス発生口Ｆ＃１２０のビット並び変
更手段は、第２図の例のように複数のマルチプレクサを
用いる構成に限らず、第６図の表のような入出力アドレ
スの関係の出力アドレス情報を得ることができるもので
あればよい。
以上のようにこの発明によれば、ビット並び変更手段と
、バタフライ演算の段数に応じた制御信号の発生手段と
からなる簡単なハードウェアによって、従来のソフト的
なアドレッシングに比べて高速のバタフライアドレッシ
ングを行なうことができる。
、バタフライ演算の段数に応じた制御信号の発生手段と
からなる簡単なハードウェアによって、従来のソフト的
なアドレッシングに比べて高速のバタフライアドレッシ
ングを行なうことができる。
第１図はこの発明の一実施例を使用したＦＦＴ演算装置
の一例のブロック図、第２図はこの発明の要部の一実施
例の回路図、第３図〜第５図及び第６図は各段数におけ
るバタフライ演算時のデータアドレス発生回路の入出力
アドレス情報の関係を説明するための図、第７図及び第
８図は回転因子メモリのアドレス情報を説明するための
図、第９図は回転因子アドレス供給回路の一実施例の回
路図、第１０図はバタフライ演算を説明するための図、
第１１図は８サングルのバタフライ演算を説明するため
の図、第１２図は８サンプルのバタフライ演算時のデー
タメモリに対するアドレッシングを説明するための図で
ある。 １０・ＣＰＵ １１：データバス １２・アドレスバス １５；データメモリ １６；制御信号発生手段としてのレジスタ２０；データ
アドレス供給回路 ２０ｏ〜２Ｏｎ−＋；マルチプレクサ ａｏ ′ａｎ−１ ；入カアドレス情報 Ａ １１ ′Ａ ｎ−１； 出力アドレス情報
の一例のブロック図、第２図はこの発明の要部の一実施
例の回路図、第３図〜第５図及び第６図は各段数におけ
るバタフライ演算時のデータアドレス発生回路の入出力
アドレス情報の関係を説明するための図、第７図及び第
８図は回転因子メモリのアドレス情報を説明するための
図、第９図は回転因子アドレス供給回路の一実施例の回
路図、第１０図はバタフライ演算を説明するための図、
第１１図は８サングルのバタフライ演算を説明するため
の図、第１２図は８サンプルのバタフライ演算時のデー
タメモリに対するアドレッシングを説明するための図で
ある。 １０・ＣＰＵ １１：データバス １２・アドレスバス １５；データメモリ １６；制御信号発生手段としてのレジスタ２０；データ
アドレス供給回路 ２０ｏ〜２Ｏｎ−＋；マルチプレクサ ａｏ ′ａｎ−１ ；入カアドレス情報 Ａ １１ ′Ａ ｎ−１； 出力アドレス情報
Claims (1)
- 【特許請求の範囲】 データメモリからデータを読み出し、高速フーリエ変換
におけるバタフライ演算を行ない、その演算結果を上記
データメモリに再び書き込む処理を複数段分繰り返す際
に、上記データメモリに供給するアドレス情報を発生す
るためのアドレス発生回路であって、 データサンプル数を２＾ｎ（ｎは自然数）個としたとき
、ｎビットのアドレスバスと、 上記アドレスバスに第１段目のバタフライ演算のときの
アドレス情報を各段において供給する手段と、 上記アドレスバスのビット並びを変更するためのビット
並び変更手段を有し、その出力により上記データメモリ
をアドレッシングするアドレス供給回路と、 上記ビット並び変更手段に、行われるバタフライ演算が
何段目であるかに応じた制御信号を供給する制御信号供
給手段とからなる高速フーリエ変換におけるバタフライ
演算用アドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114289A JPH02220172A (ja) | 1989-02-21 | 1989-02-21 | 高速フーリエ変換におけるバタフライ演算用アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114289A JPH02220172A (ja) | 1989-02-21 | 1989-02-21 | 高速フーリエ変換におけるバタフライ演算用アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220172A true JPH02220172A (ja) | 1990-09-03 |
Family
ID=12600172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114289A Pending JPH02220172A (ja) | 1989-02-21 | 1989-02-21 | 高速フーリエ変換におけるバタフライ演算用アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668123A (ja) * | 1992-05-22 | 1994-03-11 | Nec Corp | 信号処理回路 |
-
1989
- 1989-02-21 JP JP4114289A patent/JPH02220172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668123A (ja) * | 1992-05-22 | 1994-03-11 | Nec Corp | 信号処理回路 |
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