JPH02224179A - 高速フーリエ変換におけるバタフライ演算用アドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、高速フーリエ変換（以下ＦＦＴという）に
おけるバタフライ演算時の回転因子メモリをアクセスす
るアドレスを発生するアドレス発生回路に関する。

【従来の技術】

第９図はＦＦＴにおける基数２のバタフライ演算を示す
ものである。出力データｄは、入力データａと、入力デ
ータｂに係数Ｃ（回転因子と呼ばれる）を掛は算したも
のとの和として得られ、出力データｅは、入力データａ
と、入力データｂに係数Ｃを掛は算したものとの差とし
て得られる。 今、入力データａ及びｂを、それぞれ複素数（Ａ＋ｉＢ
）、（Ｃ十ｉＤ）で表わし、また、係数Ｃを複素数（Ｘ
十ｉ　Ｙ）で表わすと、出力データｄ及びｅは、 ｄ＝　＋Ａ＋（ｃＸ−ＤＹ）１ ＋ｉ　（Ｂ＋　（ＤＸ十ＣＹ））・・・・（１）ｅ＝　
　（Ａ　−（ＣＸ−ＤＹ）） 十ｉ　（Ｂ−（ＤＸ十〇Ｙ）ｌ・・・・（２）と表わさ
れる。 このようなバタフライ演算を基本として、サンプル点数
８、基数２のＦＦＴを行なう場合の時間間引のアルゴリ
ズムのデータの流れは第１０図に示すようなものとなる
。 ＦＦＴにおいて、サンプル数が２ｎのときのバタフライ
演算の段数はｎ段である。そして、２個づつのサンプル
について１回のバタフライ演算が行われるので、各段に
おいて２　　　回のバタフライ演算が行われる。第１１
図の場合、８＝２３であるから３段のバタフライ演算が
行われれ、各段で２２＝４回のバタフライ演算が行われ
ることになる。 この場合、８サンプルのデータは、データメモリに蓄え
られており、各１回のバタフライ演算について、第１０
図の入力データａ、ｂに相当する２個のサンプルデータ
がデータメモリから読み出され、前記（１）式、（２）
式の演算がなされて、その演算結果である第１０図の出
力データｄ、ｅに相当する２個のデータが、データメモ
リの入力データａ、ｂが蓄えられていた番地に記憶され
る。 なお、第１１図においては、８サンプルの入力データχ
（０）〜χ（７）は、時間間引のバタフライ演算のため
の前処理としての、いわゆるビットリバース回路におい
てデータ順序が並べ変えられてデータメモリに書き込ま
れている。 第１０図において、ｗｏ、ｗ、、ｗ２．ｗ、は各段の各
１回のバタフライ演算時の回転因子を示している。これ
ら回転因子は回転因子メモリにストアされており、従来
、この回転因子メモリをソフト的にアドレッシングする
ことでバタフライ演算の段数及び演算順序に応じて必要
な回転因子を読み出すようにしている。 この回転因子メモリに対するアドレッシングについて説
明する。 今、回転因子メモリにはそれぞれ第ｊ番地に、回転因子
ＷＪが書き込まれているとする。データが８サンプルの
場合、回転因子メモリは、バタフライ演算の段数と、各
段数でのバタフライ演算の順番により、第１１図の表に
示すように、２ビットのアドレス情報によりアドレッシ
ングされる。 したがって、回転因子メモリからは、第１０図に示した
ように、第１段目の４回のバタフライ演算では、１回目
から４回目まで常にＷ。が読み出され、第２段目の４回
のバタフライ演算では、１回目と３回目はＷｏ、２回目
と３回目はＷ、が読み出される。また、第３段目の４回
のバタフライ演算では、１回目から４回目まで順次にＷ
。、Ｗ。 Ｗ２．Ｗ３が読み出される。 従来、上記の回転因子メモリに対するアドレッシングは
、ソフトウェアによって行われている。

【発明が解決しようとする課題】

しかしながら、このように回転因子メモリのアドレスを
ソフトウェアによって求める方法は、バタフライ演算の
アドレッシングの高速アクセスを望むことができず、Ｆ
ＦＴアルゴリズムの窩遠性が損なわれてしまっている。 また、アドレス演算にＣＰＵのレジスタが使われている
間は、別の仕事がＣＰＵではできないので、これも時間
効率を悪化させる原因となっている。 この発明は、上記の欠点に鑑み、ＦＦＴのバタフライ？
ｉｉＸにおける回転因子のアドレッシングを高速で行な
い得るアドレス発生回路を提供しようとするものである
。

【課題を解決するための手段】

この発明は、 高速フーリエ変換におけるバタフライ演算の回転因子メ
モリをアクセスするためのアドレスを発生するアドレス
発生回路であって、 １回のバタフライ演算毎にパルスを発生するパルス発生
手段と、 データサンプル数を２ｎ（ｎは自然数）個としたとき、
ｎ−１ビットの出力アドレス情報を上記回転因子メモリ
に供給するものであって、上記パルス及び制御信号を受
け、上記出力アドレス情報の最上位ビットからバタフラ
イ演算の段数に応じたビット数分だけ、上記パルス毎に
カウントアツプさせるようにする回転因子アドレス供給
回路と、上記回転因子アドレス供給回路に、行われるバ
タフライ演算が何段目であるかに応じた上記制御信号を
供給する制御信号供給手段とからなる高速フーリエ変換
におけるバタフライ演算用アドレス発生回路である。

【作用】

回転因子アドレス供給回路には、パルス発生手段からの
パルスと制御信号供給手段からバタフライ演算の段数に
応じた制御信号がそれぞれ供給される０回転因子アドレ
ス供給回路からは、最上位ビットからバタフライ演算の
段数に応じたビット数分において、上記パルス毎にカウ
ントアツプする出力アドレス情報が得られる。すなわち
、目的の回転因子アドレス情報が得られる。

【実施例】

第１図は、この発明によるアドレス発生回路の一実施例
を備えたＦＦＴ演算装置の一例を示すもので、（１）、
（２）式に示したバタフライ演算はソフトウェアによっ
て行われる場合である。 第１図で、１０はＣＰＵ、１１はデータバス、１２はア
ドレスバス、１３はプログラムＲＯＭ、１４はワークエ
リア用ＲＡＭである。 １７は回転因子メモリで、このメモリ１７に対するアド
レスは、回転因子アドレス供給回路３０から与えられる
。 この回転因子アドレス供給回路３０を説明する前に、回
転因子メモリ１７のアドレッシングについて説明する。 すなわち、サンプル数が２ｎ個の場合、回転因子メモリ
は（ｎ−１）ビットのアドレス情報ＢＯ〜Ｂｎ−２によ
ってアドレッシングされる。そして、その（ｎ−１）ビ
ットのアドレス情報ＢＯ、Ｂ＋　、８２′、−、Ｂｎ−
２は、第１２図に示すように、第１段目のバタフライ演
算では、全て０とされ、第２段目のバタフライ演算では
最上位１ビットのみがカウントアツプされる。そして、
第３段目では最上位から２ビット、第４段目では最上位
から３ビットというようにカウントアツプされるビット
数が増えてくる。第ｎ段目のバタフライ演算では全ての
ビットがカウントアツプされる。なお、第１２図で、ｔ
）（１”’−ｔ）（１−２は「０」と「１」とに変化す
るビット情報を示している。 回転因子アドレス供給回路３０は、以上のことを考慮し
て構成される。 第２図は、この回転因子アドレス供給回路３０の一実施
例を示すものである。この例では回転因子アドレス供給
回路３０は、ｎ−１個のマルチプレクサ３１ｏ　、３１
＋　、・・・＋３１１−２と、同数のＪ−にフリラグフ
ロップ回Ｈ３２ｏ　、３２＋　、・・・３２ｎ−２とか
らなる。 マルチプレクサ３１ｏ〜３１ｎ−２の出゛力は、Ｊ−に
フリップフロ７１回路３２ｏ〜３２ｎ−２のクロック端
子に供給される。また、マルチプレクサ３１ｏ〜３１ｎ
−２の第１の入力端子には、各段の各回のバタフライ演
算毎にリードパルスＲＰが供給される。このリードパル
スＲＰは、回転因子メモリ１７をアドレッシングする必
要のあるタイミングとなるように、ＣＰＵｌ０からゲー
ト回路１９を通じて回転因子アドレス供給回路３０に供
給されている。 そして、マルチプレクサ３１０の第２、の入力端子は接
地され、マルチプレクサ３１１〜３１ｎ−２の第２の入
力端子には、Ｊ−にフリップフロ７１回路３２ｏ〜３２
ｎ−ｑのＱ出力が供給される。 Ｊ−にフリップフロ７１回路３２ｏ〜３２ｎ−３のＱ出
力は、回転因子アドレス供給回路の出力アドレス情報Ｂ
Ｏ〜Ｂｎ−２として取り出される。 また、マルチプレクサ３１０〜３１ｎ−２には、レジス
タ１８から切替制御信号が供給される。レジスタ１８に
は、データバス１１を通じてバタフライ演算の各段の演
算の初めにその段数に応じた各マルチプレクサに対する
切替制御信号が書き込まれる。 そして、この切替制御信号により、マルチプレフサ３１
ｎ−２は第２段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。また、マルチプレクサ３１ｎ
−３は第３段目のバタフライ演算時のみ、第１の入力端
子側を選択してリードパルスＲＰを出力として取り出す
ように切り替えられる。以下同様にしてマルチプレクサ
３１ｏは第ｎ段目のバタフライ演算時のみ、第１の入力
端子側を選択してリードパルスＲＰを出力として取り出
すように切り替えられる。 なお、ＦＦＴの演算の初期状態ではＪ　−Ｋフリラグフ
ロ１グ回路３２ｏ〜３２ｎ−２はクリアされ、Ｑ出力は
すべてＯの状態となっている。そして、第１段目ではア
ドレス情報Ｂ。〜Ｂｎ−２はすべて０であるので、マル
チプレクサ３１０〜３１ｎ−、＋はすべて第２の入力端
子側が選択される。 以上の構成によれば、マルチプレクサがらり−ドバルス
ＲＰが取り出されるとＪ−にフリップフロップ回路は、
このパルスＲＰ毎に状態を反転するカウンタとなるので
、バタフライ演算の第に段目では上位に一１ビットがカ
ウントアツプされることになる。したがって、フリップ
フロップ回路３２０〜３２ｎ−２のＱ出力としてのアド
レス情報Ｂｏ〜Ｂｎ−２は、前述した第１２図の表の通
りのものとなり、ＣＰＵｌ０からはバタフライ演算の各
段の初めでレジスタエ８に切替制御信号を供給すると共
にリードパルスＲＰを発生するだけで、回転因子メモリ
１７をアドレッシングすることができる。したがって、
ＣＰＵｌ０でソフト的にアドレッシングする場合に比べ
て高速で回転因子メモリ１７をアドレッシングすること
ができる。 また、図の例の場合、回転因子アドレス供給回路３０は
、単純なロジック回路を複数個並べるだけで構成するこ
とができるので、ＬＳＩ化に適している。したがって、
低価格化及び小形化が極めて容易である。 また、第１図において１５はデータメモリである。この
データメモリ１５には、ＦＦＴのバタフライ演算の初期
状態においては、演算すべき２ｎ個（ｎは自然数）のサ
ンプルデータが、予めビットリバースの処理が行われた
ものが書き込まれている。 このデータメモリ１５に対するアドレスは、ＣＰＵｌ０
でソフト的に形成して与えることもできる。しかし、こ
の例では、ＦＦＴのより高速処理を実現するため、ハー
ドウェアでデータアドレス発生回路を構成するようにし
ている。このデータアドレス発生回路の構成を説明する
前に、データメモリ１５に対するアドレッシングについ
て説明する。 前述した第１０図の、サンプル点数８、基数２のＦＰＴ
における時間間引のアルゴリズムにおいて、各バタフラ
イ演算でデータメモリ１５に対して供給するアドレスは
第３図の表に示すようになる。 ここで、第１０図、の例の場合、ビットリバース処理が
された各入力データχ（０）〜χ（７）は第１０図で上
から順にデータメモリ１５の０番地〜７番地に記憶され
ているものとする。 例えば、第１段目の第１回目のバタフライ演算において
は、入力データａ、ｂとして、０番地と１番地のデータ
χ（０）、χ（４）がデータメモリ１５から読み出され
、（１）式、（２）式の演算がＣＰＵ等の演算手段にて
行なわれ、その結果の２個のデータがデータメモリ１５
の０番地と１番地に書き込まれる。また、第２段目の第
１回目のバタフライ演算においては、入力データａ、ｂ
として、０番地と２番地のデータがデータメモリ１５か
ら読み出され、（１）式、（２）式の演算が演算手段に
て行なわれ、その結果の２個のデータがデータメモリ１
５の０番地と２番地に書き込まれる。また、第３段目の
第１回目のバタフライ演算においては、入力データａ、
ｂとして、０番地と４番地のデータがデータメモリ１５
から読み出され、（１）式、（２）式の演算が演算手段
にて行なわれ、その演算結果の２個のデータがデータメ
モリ１５の０番地と４番地に書き込まれる。 第３図の表から判るように、バタフライ演算の段数によ
ってデータメモリのアドレッシングの１頃番が異なる。 すなわち、第１段目のバタフライ演算時は、１づつイン
クリメントしてアドレッシングする。第２段目はアドレ
スバスのビット０とビット１を入れ替えて第１段目と同
様に順にアドレッシングする。第３段目はアドレスバス
のビット０→ビット２、ビット１→ビットＯ、ビット２
→ビット１に変更して、第１段目と同様に順にア・ドレ
ッシングする。 したがって、これを−膜化すればアドレスバスのうちの
ｎビットのビット並びをバタフライ演算の段数に応じて
変更しておいて、第１段目と同様にアドレッシングすれ
ばよい。 この例では以上のことを考慮してデータアドレス発生回
路をハードウェアで構成する。 ２０はデータメモリ１５に対するデータアドレス供給回
路である。このデータアドレス供給回路２０には、デー
タサンプル数を２ｎ（ｎは自然数）としたとき、アドレ
スバス１２のうちのｎビットが入力されている。このｎ
ビットのアドレスバスには、各段の２　　　回のバタフ
ライ演算時に、常に第１段目の２　　　回のバタフライ
演算時のｎビットのアドレスデータ（ａｎ−＋　　、ａ
ｎ−２，・・・ａｔ　、　ａｏ　）が供給される。 このアドレス供給回路２０には、この例では、後述する
ようにビット並び変更手段としてｎ−１個のマルチプレ
クサが設けられ、各マルチプレクサにはレジスタ１６か
ら切替制御信号が供給される。レジスタ１６には、ＣＰ
Ｕｌ０からデータバス１１を介してバタフライ演算の各
段において、各マルチプレクサに対するその段での切替
制御信号が供給される。このアドレス供給回路２０の出
力データによりデータメモリ１５はアドレッシングされ
る。 第４図はアドレス供給回路２０の一実施例であり、第１
．第２・・・第（ｎ−１）のｎ−１個のマルチプレクサ
２０＋　、２０２　、・・・２０ｎ−１で構成される。 各マルチプレクサは、第１及び第２の出力端子を備え、
第１及び第２の入力信号を、これに供給される切替制御
信号に応じて第１及び第２の出力端子に選択的に取り出
す構成を有する。すなわち、各マルチプレクサは、これ
に供給される切替制御信号によって、第１の入力信号を
第１の出力端子に、第２の入力信号を第２の出力端子に
、それぞれ得る通常状態と、その逆に、第１の入力信号
を第２の出力端子に、第２の入力信号を第１の出力端子
に、それぞれ得る逆転状態とに切り替えられる。 第１のマルチプレクサ２０＋には前記アドレスバス１２
からのｎビットのうちの最下位ビットから２ビットの情
報ａ。及びａ、が第１及び第２の入力信号として供給さ
れる。この第１のマルチプレクサ２０＋の第１の出力端
子の信号ＡＯは、データメモリ１５のアドレス端子の最
下位ビットに供給される。この第１のマルチプレクサ２
０＋の第２の出力端子に得られる信号は第２のマルチプ
レクサ２０２の第１の入力信号とされる。また、アドレ
スバス１２からの情報ａ２がこの第２のマルチプレクサ
２０２の第２の入力信号とされる。 そして、この第２のマルチプレクサ２０２の第１の出力
端子の信号Ａ１は、データメモリ１５のアドレス端子の
最下位ビットから２番目のビットに供給される。この第
２のマルチプレクサ２０２の第２の出力端子に得られる
信号は第３のマルチプレクサ２０３の第１の入力信号と
される。 以下同様にして第ｉ　（ｉ＝２．３．−、ｎ−２）のマ
ルチプレクサ２０．の第１の入力信号としては、第（ｉ
−１）のマルチプレクサ２０１−１の第２の出力端子の
信号が供給され、第２の入力信号としてはアドレ・スバ
ス１２からの情報ａｌが供給され、その第１のマルチプ
レクサ２０．の第１の出力端子に得られる信号Ａ１−１
は、データメモリ１５のアドレス端子の最下位ビットか
ら数えて第ｉビットに供給される。そして、第（ｎ−１
＞のマルチプレクサ２ｏｎ−＋の第１及び第２の出力端
子に得られる信号Ａ　ｎ−２及びＡｎ−１はデータメモ
リ１５のアドレス端子の最上位側の２ビットとして供給
される。 第１〜第（ｎ−１）のマルチプレクサ２０１〜２０ロー
１のそれぞれには、レジスター６からの各１ビットの切
替制御信号が供給される。レジスタｌ６には、バタフラ
イ演算の各段の初めにおいて、行われるバタフライ演算
が何段目であるかに応じてＣＰＵで求められた第１〜第
（ｎ−１）のマルチプレクサ２０＋　、２０２　、・・
・２Ｏｎ−１に対する合計ｎビットの切替制御信号デー
タがデータバス１１を通じて供給され、書き込まれる。 レジスター６の内容はバタフライ演算の段数が同じ間は
変わらず、段数が変わったときＣＰＵｌ０でソフト的に
形成されたデータに変更される。 そして、レジスター６からの切替制御信号により第１の
マルチプレクサ２０＋は、段数Ｄ＝１のときは通常状態
、段数Ｄ≧２のときは逆転状態に切り替えられる。また
、第ｉ　（ｉ＝２．３．・・・ｎ−２）のマルチプレク
サ２０．は、段数Ｄ≦ｉのときは通常状態、段数Ｄ≧ｉ
＋１のときは逆転状態にそれぞれ切り替えられる。さら
に、第（ｎ−１）のマルチプレクサ２Ｏｎ−＋は、段数
Ｄ≦ｎ−１のときは通常状態、段数Ｄ≧ｎのときは逆転
状態に切り替えられる。 したがって、データアドレス供給回路２０からは、第１
段目のバタフライ演算時においては、第５図に示すよう
に、データメモリ１５の入力アドレス情報ａａ〜ａｎ−
１が出力アドレス情報Ａｏ〜Ａｎ−１としてそのまま得
られ、第２段目のバタフライ演算時においては、第１の
マルチプレクサ２０、のみが逆転状態にされ、第６図に
示すように、入力アドレス情報のうち下位２ビットの情
報ａ。 ａ、が、出力アドレス情報の下位２ビットＡ。。 Ａ、に対して入れ替えられた状態で得られ、第３段目の
バタフライ演算時においては、第１．第２のマルチプレ
クサ２０＋　、２０２が逆転状態にされ、第７図に示す
ように、入力アドレス情報のうちの下位３ビットの情報
ａ。＋　ａ　Ｉ　＋　ａ２が、出力アドレス情報の下位
３ビットの情報Ａｎ　、　ＡＴＡ２に対して図のように
並べ代えられた状態で得られる。そして、第ｎ段のバタ
フライ演算においては第１〜第（ｎ−１）のマルチプレ
クサ２０１〜２Ｏｎ−＋　が逆転状態にされ、入力アド
レス情報の全てが出力アドレス情報の全てのビットに対
して並べ代えがなされる。 以上述べたデータアドレス供給回路２０の出力アドレス
情報Ａ０〜Ａ　ｎ−１と、入力アドレスａ。 〜ａＱ−１との各バタフライ演算の各段での対応関係を
第８図の表に示す。 例えばサンプル数が８、即ちｎ＝３であるときには、ア
ドレスバス１２から順次第１段目の４回分のバタフライ
演算時のアドレス情報が、第１段目、第２段目、さらに
第３段目の各段において、順次データアドレス供給回路
２０に供給されれば、第５図〜第７図から明らかなよう
に、第３図に示した目的の３ビットのアドレス情報がデ
ータアドレス供給回路２０の出力アドレス情報Ａｏ、Ａ
ｔＡ２として得られるものである。 以上のように、データアドレス供給回路２０を設けたこ
とにより、アドレッシングする演算プロセッサ、つまり
ＣＰＵｌ０は、バタフライ演算の段数に応じてマルチプ
レクサを切り替える信号を形成するだけで、第１段目か
ら第ｎ段目までのバタフライ演算の各段において、アド
レスを第１段目と同様に１づつインクリメントするアド
レッシングを繰り返せば良い、したがって、ＣＰＵｌ０
はアドレッシングのための複雑な演算を行なわなくても
良くなり、バタフライ演算時のアドレッシングが高速に
なる。 また、図の例の場合、データアドレス供給回路２０は、
単純なロジック回路を複数個並べるだけで構成すること
ができるので、回転因子アドレス供給回路３０と同様に
ＬＳＩ化に適しており、低価格化及び小形化が極めて容
易である。

【発明の効果】

以上のように、この発明によれば、バタフライ演算の段
数に応じた制御信号とパルスを回転因子アドレス供給回
路に供給するだけで、回転因子メモリに対する高速のア
ドレッシングを行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を使用したＦＦＴ演算装置
の一例のブロック図、第２図は回転因子アドレス供給回
路の一実施例の回路図、第３図はデータメモリのアドレ
ッシングを説明するための図、第４図はデータアドレス
供給回路の一実施例の回路図、第５図〜第７図及び第８
図は各段数におけるバタフライ演算時のデータアドレス
発生回路の入出力アドレス情報の関係を説明するための
図、第９図はバタフライ演算を説明するための図、第１
０図は８サンプルのバタフライ演算を説明するための図
、第１１図及び第１２図は回転因子メモリのアドレス情
報を説明するための図である。 １０；ＣＰＵ　　　　　　　１１；データバス１２ニア
ドレスバス　　１５；データメモリ１６：制御信号発生
手段としてのレジスタ２０；データアドレス供給回路 ２０ｏ〜２０ｎ−＋；マルチプレクサ ａｎ〜ａｊｌ−１；入力アドレス情報 Ａｏ〜Ａｎ−＋　　；出力アドレス情報代理人　弁理士
　佐　藤　正　美 第 図 ＦＦＴ演算Ｍｌ 第１図 ハ゛タフライ到Ｆｉ／１人力テ′ニタ乃アトＬズ第３図 デ゛−タアドし２併給回路 第４図 第 図 ａ（。 第１≦９目 第５図 Ａコ 菫２段目 第６図 第３段目 第７図 １阜イ立／ｌｌＶ’タフウイ肩ｎＬ 第９図 ８ブンフ’／Ｌめバタフラ泊餐算 第１０図

Claims (1)

1. 【特許請求の範囲】 高速フーリエ変換におけるバタフライ演算の回転因子メ
   モリをアクセスするためのアドレスを発生するアドレス
   発生回路であつて、 １回のバタフライ演算毎にパルスを発生するパルス発生
   手段と、 データサンプル数を２ｎ（ｎは自然数）個としたとき、
   ｎ−１ビットの出力アドレス情報を上記回転因子メモリ
   に供給するものであつて、上記パルス及び制御信号を受
   け、上記出力アドレス情報の最上位ビットからバタフラ
   イ演算の段数に応じたビット数分だけ、上記パルス毎に
   カウントアップさせるようにする回転因子アドレス供給
   回路と、上記回転因子アドレス供給回路に、行われるバ
   タフライ演算が何段目であるかに応じた上記制御信号を
   供給する制御信号供給手段とからなる高速フーリエ変換
   におけるバタフライ演算用アドレス発生回路。