JPH029400Y2 - - Google Patents
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- JPH029400Y2 JPH029400Y2 JP19470986U JP19470986U JPH029400Y2 JP H029400 Y2 JPH029400 Y2 JP H029400Y2 JP 19470986 U JP19470986 U JP 19470986U JP 19470986 U JP19470986 U JP 19470986U JP H029400 Y2 JPH029400 Y2 JP H029400Y2
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- Japan
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- data
- circuit
- memory
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- 230000015654 memory Effects 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Complex Calculations (AREA)
Description
【考案の詳細な説明】
本考案はベクトルレジスタとメモリ間にあつ
て、データの整列並べ換えを行うデータ整列回路
の制御装置に関し、大量のデータを少ないハード
量で効率良く制御するデータ整列回路の制御装置
に関するものである。
て、データの整列並べ換えを行うデータ整列回路
の制御装置に関し、大量のデータを少ないハード
量で効率良く制御するデータ整列回路の制御装置
に関するものである。
メモリデータを高速のデータバツフアに格納し
ておき、そのデータを読出しパイプライン的に
次々と演算処理を行うデータ処理装置では、デー
タをバツフアの番地情報と共にアクセスして、次
に読出されて帰つてくるデータには前記番地情報
を含めて貰い、それに基づきバツフアに格納する
と共にデータの有効表示を行うという従来技術が
ある。この方法では必要なデータを次々とメモリ
でアクセスし、アクセス可能なメモリからデータ
が得られるので、メモリの使用効率の面からは好
適であるが、データバツフアの各データ単位につ
いてデータの有効表示が必要なこと、また演算処
理に必要なすべてのデータが揃つているというこ
とを検出してから演算器を動かす必要があるとい
う欠点があつた。また大量の演算を高速に行うに
はそれに対応した大量のデータバツフアを用意す
る必要があり、従つてデータ有効表示のためのハ
ードウエア量も増加し更に演算に必要なデータの
有効性検出も容易でなかつた。
ておき、そのデータを読出しパイプライン的に
次々と演算処理を行うデータ処理装置では、デー
タをバツフアの番地情報と共にアクセスして、次
に読出されて帰つてくるデータには前記番地情報
を含めて貰い、それに基づきバツフアに格納する
と共にデータの有効表示を行うという従来技術が
ある。この方法では必要なデータを次々とメモリ
でアクセスし、アクセス可能なメモリからデータ
が得られるので、メモリの使用効率の面からは好
適であるが、データバツフアの各データ単位につ
いてデータの有効表示が必要なこと、また演算処
理に必要なすべてのデータが揃つているというこ
とを検出してから演算器を動かす必要があるとい
う欠点があつた。また大量の演算を高速に行うに
はそれに対応した大量のデータバツフアを用意す
る必要があり、従つてデータ有効表示のためのハ
ードウエア量も増加し更に演算に必要なデータの
有効性検出も容易でなかつた。
本考案の目的は大量のデータを少ないハードウ
エア量で効率良く制御するためデータの並べ換え
制御を可能としてデータ整列回路の制御装置を提
供することにある。
エア量で効率良く制御するためデータの並べ換え
制御を可能としてデータ整列回路の制御装置を提
供することにある。
以下図面に示す本考案の実施例について説明す
る。第１図はデータ処理装置を全体的に示し中央
処理装置CPU、チヤネル装置CHP、ベクトル演
算装置VPUがバスを介してメモリアクセス制御
装置MCUと接続され、メモリMEMもバスを介
してメモリアクセス制御装置と接続されている。
メモリMEMは複数のメモリモジユールMDLを
有し、各モジユールは更に複数のメモリバンクで
構成されている。またベクトル演算装置VPUに
は４本のバスが設けられ、アクセスされたメモリ
バンクが重なり合わなければ同時に４本のバスを
使用して大量のデータ転送が可能である。そして
ベクトル演算装置内には複数のベクトルレジスタ
VRが設けられ、各ベクトルレジスタVRは更に
複数のエレメントで構成されている。バスが４本
あるとき第２図に示すように、ベクトルレジスタ
はｎ個まとめて１つのレジスタバンクＢ０〜Ｂ３
を形成している。そして例えばベクトルレジスタ
VR０はそのエレメントが０番から１，２，…と
ｍ番まで並んでいる。前記レジスタバンクに対応
して演算器４個VE０〜VE３が設けられ、並列に
演算を行うことにより高速演算が行われる。ここ
でベクトルレジスタVRのデータはメモリのデー
タとも対応付けられ、メモリ上のデータをベクト
ルレジスタにロードしたり、逆にベクトルレジス
タのデータをメモリにストアしたりする。メモリ
上のデータはアドレスで指定され、ベクトルレジ
スタのエレメントはレジスタバンクで指定される
ので、換言すればデータの最初が何処のメモリか
ら読出されたとしても、ベクトルレジスタのエレ
メント０番に格納するように、バスを切換えるデ
ータの整列回路DCCが必要となる。データ整列
回路の両端はゲートを接続しておき、そのゲート
を制御情報によつて開閉させれば良い。このとき
メモリへのアクセスはベクトルレジスタのエレメ
ント順に行い、エレメント順にデータを送り返し
て貰うことがハード量軽減に有利である。第３図
はこの整列回路近傍を示す図である。第４図は整
列回路に対するゲート制御情報を得る回路を示し
ている。図においてEDNは到来するエレメント
順データの数、ENはエレメントの数の計数器、
ALGは本発明による整列制御情報、ACTはアク
セスのタイプによる信号、LGCは論理回路を示
す。更に詳細を第５図に示す。ここで第１図〜第
３図においては、メモリMEM、メモリアクセス
制御装置MCU、ベクトル演算装置VPUは４本の
バスで接続され、対応してベクトルレジスタのレ
ジスタバンク、演算器はそれぞれ４組として説明
された。第５図においては、更に高速演算を行う
ためこれらが８組設けられているとして説明す
る。即ちデータはバス幅８バイト×８メモリの全
容量256メガバイト、アドレス指定は04〜31ビツ
トの28ビツトが使用され、このとき下位の27，
28，29ビツトが本発明の特定ビツトであり、整列
制御装置ALGとなる。第５図においてDVCはデ
ータ有効性制御回路で、IDSは先頭データ選択
器、DOW−Ａ，DOW−Ｂ…はメモリアクセス
制御装置MCUよりのデータ送出信号、ADDは加
算器を示す。加算器ADDは一方の入力を整列制
御情報ALGとIDSの出力とし、他方の入力を
各々０〜７の固定データとしている。データのア
クセスには、リクエストバス１本Ａによりデータ
バス８本を使つてアクセスする並列アクセスとリ
クエストバス４本Ａ，Ｂ，Ｃ，Ｄにより４個のシ
ングルアクセスを同時に行うアクセスの２通りが
あるとする。動作として所謂並列アクセスの時を
まず説明する。先頭データ選択器IDSは先頭デー
タに対する整列制御情報ａのうちＡをバスｂに出
力し、加算器ADDとデータ有効性制御回路DVC
へ出力する。先頭データの以降は“０”を出力す
る。データ有効性制御回路DVCはｂの値と、先
頭データか否かの条件により有効信号ｃを作る。
また有効データの数を計数する。なおメモリアク
セス制御回路MCUからの制御信号としては、デ
ータ送出信号DOW−Ａ、先頭データか否かを示
す信号、整列制御情報ALGが含まれる。有効デ
ータの数はゲート信号制御回路GCによつて加算
累積され、結果のデコード信号ｄによりゲート信
号のバス切換に使用される。データ有効性制御回
路の具体例を第６図に示す。論理和演算回路OR
を使用している。DECはデコード回路であつて
信号ｂをデコードしている。第７図はメモリのバ
ンク使用を示す図で、斜線部のデータについて並
列アクセスするとき、アクセスのアドレスはデー
タの先頭を示しているので、データ送出信号
DOW−Ａと共に返つてくる整列制御情報は３で
ある。そして先頭データであるからｂに３が現
れ、データ有効性制御回路DVCによりv0〜v4が
有効となる。ここで加算器ADDにより l′0 l′1 l′2 l′3 l′4 l′5 l′6 l′7 はそれ
ぞれ ３ ４ ５ ６ ７ ０ １ ２ となつてい
る。ゲートＧはアクセスモードにより選択するゲ
ートで並列アクセスモードでは、l′0〜l′7の値を出
力する。
る。第１図はデータ処理装置を全体的に示し中央
処理装置CPU、チヤネル装置CHP、ベクトル演
算装置VPUがバスを介してメモリアクセス制御
装置MCUと接続され、メモリMEMもバスを介
してメモリアクセス制御装置と接続されている。
メモリMEMは複数のメモリモジユールMDLを
有し、各モジユールは更に複数のメモリバンクで
構成されている。またベクトル演算装置VPUに
は４本のバスが設けられ、アクセスされたメモリ
バンクが重なり合わなければ同時に４本のバスを
使用して大量のデータ転送が可能である。そして
ベクトル演算装置内には複数のベクトルレジスタ
VRが設けられ、各ベクトルレジスタVRは更に
複数のエレメントで構成されている。バスが４本
あるとき第２図に示すように、ベクトルレジスタ
はｎ個まとめて１つのレジスタバンクＢ０〜Ｂ３
を形成している。そして例えばベクトルレジスタ
VR０はそのエレメントが０番から１，２，…と
ｍ番まで並んでいる。前記レジスタバンクに対応
して演算器４個VE０〜VE３が設けられ、並列に
演算を行うことにより高速演算が行われる。ここ
でベクトルレジスタVRのデータはメモリのデー
タとも対応付けられ、メモリ上のデータをベクト
ルレジスタにロードしたり、逆にベクトルレジス
タのデータをメモリにストアしたりする。メモリ
上のデータはアドレスで指定され、ベクトルレジ
スタのエレメントはレジスタバンクで指定される
ので、換言すればデータの最初が何処のメモリか
ら読出されたとしても、ベクトルレジスタのエレ
メント０番に格納するように、バスを切換えるデ
ータの整列回路DCCが必要となる。データ整列
回路の両端はゲートを接続しておき、そのゲート
を制御情報によつて開閉させれば良い。このとき
メモリへのアクセスはベクトルレジスタのエレメ
ント順に行い、エレメント順にデータを送り返し
て貰うことがハード量軽減に有利である。第３図
はこの整列回路近傍を示す図である。第４図は整
列回路に対するゲート制御情報を得る回路を示し
ている。図においてEDNは到来するエレメント
順データの数、ENはエレメントの数の計数器、
ALGは本発明による整列制御情報、ACTはアク
セスのタイプによる信号、LGCは論理回路を示
す。更に詳細を第５図に示す。ここで第１図〜第
３図においては、メモリMEM、メモリアクセス
制御装置MCU、ベクトル演算装置VPUは４本の
バスで接続され、対応してベクトルレジスタのレ
ジスタバンク、演算器はそれぞれ４組として説明
された。第５図においては、更に高速演算を行う
ためこれらが８組設けられているとして説明す
る。即ちデータはバス幅８バイト×８メモリの全
容量256メガバイト、アドレス指定は04〜31ビツ
トの28ビツトが使用され、このとき下位の27，
28，29ビツトが本発明の特定ビツトであり、整列
制御装置ALGとなる。第５図においてDVCはデ
ータ有効性制御回路で、IDSは先頭データ選択
器、DOW−Ａ，DOW−Ｂ…はメモリアクセス
制御装置MCUよりのデータ送出信号、ADDは加
算器を示す。加算器ADDは一方の入力を整列制
御情報ALGとIDSの出力とし、他方の入力を
各々０〜７の固定データとしている。データのア
クセスには、リクエストバス１本Ａによりデータ
バス８本を使つてアクセスする並列アクセスとリ
クエストバス４本Ａ，Ｂ，Ｃ，Ｄにより４個のシ
ングルアクセスを同時に行うアクセスの２通りが
あるとする。動作として所謂並列アクセスの時を
まず説明する。先頭データ選択器IDSは先頭デー
タに対する整列制御情報ａのうちＡをバスｂに出
力し、加算器ADDとデータ有効性制御回路DVC
へ出力する。先頭データの以降は“０”を出力す
る。データ有効性制御回路DVCはｂの値と、先
頭データか否かの条件により有効信号ｃを作る。
また有効データの数を計数する。なおメモリアク
セス制御回路MCUからの制御信号としては、デ
ータ送出信号DOW−Ａ、先頭データか否かを示
す信号、整列制御情報ALGが含まれる。有効デ
ータの数はゲート信号制御回路GCによつて加算
累積され、結果のデコード信号ｄによりゲート信
号のバス切換に使用される。データ有効性制御回
路の具体例を第６図に示す。論理和演算回路OR
を使用している。DECはデコード回路であつて
信号ｂをデコードしている。第７図はメモリのバ
ンク使用を示す図で、斜線部のデータについて並
列アクセスするとき、アクセスのアドレスはデー
タの先頭を示しているので、データ送出信号
DOW−Ａと共に返つてくる整列制御情報は３で
ある。そして先頭データであるからｂに３が現
れ、データ有効性制御回路DVCによりv0〜v4が
有効となる。ここで加算器ADDにより l′0 l′1 l′2 l′3 l′4 l′5 l′6 l′7 はそれ
ぞれ ３ ４ ５ ６ ７ ０ １ ２ となつてい
る。ゲートＧはアクセスモードにより選択するゲ
ートで並列アクセスモードでは、l′0〜l′7の値を出
力する。
ここでゲート信号制御回路GCは最初“０”を出
力するのでｄにより l0→m0(3) l1→m1(4) l2→m2(5) l3→m3(6) l4→m4(7) のバスが開いてV0，G00，G01，G02等のゲート制
御信号となる。これらはデータ整列回路DCCの
制御情報であり、データバスに対応してデータの
並べ換え先のバスを示している。なお括弧内は内
容を示し、v5〜v7はオフとなつている。このタイ
ミングでゲート信号制御回路GCはデータ有効性
制御回路DVCにより計数された有効データの数
５がセツトされる。並列アクセスによる次のデー
タが来たとき前述のようにｂには“０”が出力さ
れる。ｃにはｖ〜ｖが出力され、l0〜l7にはそれ
ぞれ０，１，２，３…６，７が出力されている。
力するのでｄにより l0→m0(3) l1→m1(4) l2→m2(5) l3→m3(6) l4→m4(7) のバスが開いてV0，G00，G01，G02等のゲート制
御信号となる。これらはデータ整列回路DCCの
制御情報であり、データバスに対応してデータの
並べ換え先のバスを示している。なお括弧内は内
容を示し、v5〜v7はオフとなつている。このタイ
ミングでゲート信号制御回路GCはデータ有効性
制御回路DVCにより計数された有効データの数
５がセツトされる。並列アクセスによる次のデー
タが来たとき前述のようにｂには“０”が出力さ
れる。ｃにはｖ〜ｖが出力され、l0〜l7にはそれ
ぞれ０，１，２，３…６，７が出力されている。
ここでゲート制御回路は５であつたからｄにより
l0〜m5（０）
l1→m6(1)
l2→m7(2)
〓
l7→m4(7)
のバスが開いて、V0，G00，G01，G02…V7，G70，
G71，G72のゲート制御信号が得られる。これら
のゲート制御信号によりデータ整列回路が制御さ
れ、８本のバス上のデータが同時に並べ換えられ
る。
G71，G72のゲート制御信号が得られる。これら
のゲート制御信号によりデータ整列回路が制御さ
れ、８本のバス上のデータが同時に並べ換えられ
る。
ｄはゲート信号制御回路GCが“０”のとき
l0→m0，l1→m1…l7→m7
１のときl0→m1，l1→m2…l7→m0
〓
７のときl0→m7，l1→m0…l7→m6
のようにバスが制御される。
次にシングルアクセスの場合について説明する。
シングルアクセス時には並べ換え情報Ａ，Ｂ，
Ｃ，Ｄはエレメントに対応している。したがつて
データの有効性を制御するのみで良く、データ有
効性制御回路DVCにはデータ送出信号DOWに対
応するバスを有効にする。またゲート信号制御回
路GCへのデータ有効数の伝達は行わない。即ち
初期値の“０”のままであるからｄにより常に l0→m0 l1→m1 〓 l7→m7 となる。例を挙げると第８図のようなアクセスを
して第９図に示すタイミングでデータ送出信号が
返つて来たとする。第８図で、横軸の０〜７はメ
モリバンクを示し、縦軸方向はメモリの番地を示
している。各メモリバンクにおける８バイトのデ
ータを順番に次々とアクセスする。またハツチン
グを施した数字はエレメントの番号を示してい
る。t1のタイミングでａにはそれぞれ３，６，
１，４が整列制御情報として出力されている。デ
ータ送出信号DOW−Ａ，DOW−Ｂ…によりデ
ータ有効性制御回路DVCによつてv0〜v3がオン
になる。シングルアクセスモードではゲートＧに
よりl0〜l3がそれぞれ３，６，１，４となり、前
述のようにm0〜m3となる。
シングルアクセス時には並べ換え情報Ａ，Ｂ，
Ｃ，Ｄはエレメントに対応している。したがつて
データの有効性を制御するのみで良く、データ有
効性制御回路DVCにはデータ送出信号DOWに対
応するバスを有効にする。またゲート信号制御回
路GCへのデータ有効数の伝達は行わない。即ち
初期値の“０”のままであるからｄにより常に l0→m0 l1→m1 〓 l7→m7 となる。例を挙げると第８図のようなアクセスを
して第９図に示すタイミングでデータ送出信号が
返つて来たとする。第８図で、横軸の０〜７はメ
モリバンクを示し、縦軸方向はメモリの番地を示
している。各メモリバンクにおける８バイトのデ
ータを順番に次々とアクセスする。またハツチン
グを施した数字はエレメントの番号を示してい
る。t1のタイミングでａにはそれぞれ３，６，
１，４が整列制御情報として出力されている。デ
ータ送出信号DOW−Ａ，DOW−Ｂ…によりデ
ータ有効性制御回路DVCによつてv0〜v3がオン
になる。シングルアクセスモードではゲートＧに
よりl0〜l3がそれぞれ３，６，１，４となり、前
述のようにm0〜m3となる。
m0(3)
m1(6)
m2(1)
m3(4)
これらからV0，G00…V3，G30，G31，G32のゲー
ト信号が作られる。t2のタイミングではデータ送
出信号がDOW−Ａのみであるからv4のみオンと
なり、 l4→m4(7)により V4，G40，G41，G42が作られる。
ト信号が作られる。t2のタイミングではデータ送
出信号がDOW−Ａのみであるからv4のみオンと
なり、 l4→m4(7)により V4，G40，G41，G42が作られる。
t3のタイミングでは同様にデータ送出信号DOW
−Ｂ，DOW−Ｃにより、v5，v6がオンとなり、 l5→m5(2) l6→m6(5) となつてV5，G50，G51，G52，V6，G60，G61，
G62が作られる。
−Ｂ，DOW−Ｃにより、v5，v6がオンとなり、 l5→m5(2) l6→m6(5) となつてV5，G50，G51，G52，V6，G60，G61，
G62が作られる。
次にシングルアクセスのためのデータ有効性制御
回路DVCの回路例として第１０図を示すと、デ
ータ送出信号DOW−Ａ〜DOW−Ｄの数即ち有
効データ数を検出する回路１０−１，初期値０で
有効データ数を累積加算する回路１０−２，両者
より有効性信号を作る回路１０−３とから成る。
回路１０−１の有効データ数を符号化して加算回
路１０−２の入力とする。有効性信号回路１０−
３の出力側OR回路は１０入力のゲート回路であ
り、例えばv0を作る回路はカウンタ出力が ０でデータが１，２，３，４個のとき ７ 〃 ２，３，４ ６ 〃 ３，４ ５ 〃 ４ の場合であるこ
とを示している。
回路DVCの回路例として第１０図を示すと、デ
ータ送出信号DOW−Ａ〜DOW−Ｄの数即ち有
効データ数を検出する回路１０−１，初期値０で
有効データ数を累積加算する回路１０−２，両者
より有効性信号を作る回路１０−３とから成る。
回路１０−１の有効データ数を符号化して加算回
路１０−２の入力とする。有効性信号回路１０−
３の出力側OR回路は１０入力のゲート回路であ
り、例えばv0を作る回路はカウンタ出力が ０でデータが１，２，３，４個のとき ７ 〃 ２，３，４ ６ 〃 ３，４ ５ 〃 ４ の場合であるこ
とを示している。
以上述べたように並列アクセスの場合、シングル
アクセスの場合に対応してゲート信号が作られ
る。実際の回路構成においては、これらの信号が
適宜選択され、且つより簡単な構成にでき得るこ
とはいうまでもない。
アクセスの場合に対応してゲート信号が作られ
る。実際の回路構成においては、これらの信号が
適宜選択され、且つより簡単な構成にでき得るこ
とはいうまでもない。
このようにして本考案によるとデータの整列回路
を設け大量のデータを少ないハードウエア量で効
率良く制御することができる。
を設け大量のデータを少ないハードウエア量で効
率良く制御することができる。
第１図はデータ処理装置の全体図、第２図はベ
クトルレジスタの説明図、第３図はデータ整列回
路を使用する説明図、第４図はデータ整列回路の
ゲート制御情報発生回路原理図、第５図はデータ
整列回路のゲート制御情報発生回路詳細図、第６
図はデータ有効性制御回路の具体例図、第７図は
メモリモジユール中のデータを示す図、第８図は
アクセスの順序図、第９図はタイミングチヤー
ト、第１０図はシングルアクセスのためのデータ
有効性制御回路の例を示す図である。 MEM……メモリ、MDL……メモリモジユー
ル、MCU……メモリアクセス制御回路、CPU…
…中央処理装置、CHP……チヤネル処理装置、
VPU……ベクトル演算装置、VR……ベクトルレ
ジスタ、Ｂ０〜Ｂ３……レジスタバンク、VE０
〜VE３……演算器、DCC……データ整列回路。
クトルレジスタの説明図、第３図はデータ整列回
路を使用する説明図、第４図はデータ整列回路の
ゲート制御情報発生回路原理図、第５図はデータ
整列回路のゲート制御情報発生回路詳細図、第６
図はデータ有効性制御回路の具体例図、第７図は
メモリモジユール中のデータを示す図、第８図は
アクセスの順序図、第９図はタイミングチヤー
ト、第１０図はシングルアクセスのためのデータ
有効性制御回路の例を示す図である。 MEM……メモリ、MDL……メモリモジユー
ル、MCU……メモリアクセス制御回路、CPU…
…中央処理装置、CHP……チヤネル処理装置、
VPU……ベクトル演算装置、VR……ベクトルレ
ジスタ、Ｂ０〜Ｂ３……レジスタバンク、VE０
〜VE３……演算器、DCC……データ整列回路。
Claims (1)
- 複数のメモリバンクからなり複数のモジユール
で構成されるメモリからのデータを、ベクトルレ
ジスタエレメントに対応させるよう設け、複数の
データを同時に入力し、同時に出力することが可
能なデータ整列回路の制御装置において、転送要
求と共に送出したアドレスの特定下位部分を整列
制御情報として送り返して貰う手段と、送られて
来たエレメント順のデータ数を計数する手段と、
上記整列の制御情報とデータ数とから整列ゲート
制御情報を発生する手段とで構成されることを特
徴とするデータ整列回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470986U JPH029400Y2 (ja) | 1986-12-18 | 1986-12-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470986U JPH029400Y2 (ja) | 1986-12-18 | 1986-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112746U JPS62112746U (ja) | 1987-07-17 |
| JPH029400Y2 true JPH029400Y2 (ja) | 1990-03-08 |
Family
ID=31151928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19470986U Expired JPH029400Y2 (ja) | 1986-12-18 | 1986-12-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029400Y2 (ja) |
-
1986
- 1986-12-18 JP JP19470986U patent/JPH029400Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112746U (ja) | 1987-07-17 |
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