JPH03271929A - 壱個数検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Ｅ概要】 ニューロコンピュータ等に用いられ、並列２値入力デー
タのビットが１の個数を検出する壱個数検出回路に関し
、 簡単な構成で高速処理可能にすることを目的とし、 並列２値入力データを複数ビットのグループに分割した
ときの各グループについて、ビットが１の個数を同時に
計数する並列カウンタと、加算器がツリー状に縦続接続
されたツリー状加算器群とを有し、該ツリー状加算器群
の入力側初段の該加算器のデータ入力側子に、該並列カ
ウンタのデータ出力端子が接続され、該ツリー状加算器
群の出力側最終段の該加算器から、該並列２値入力デー
タのビットが１の個数値が出力されるように第１発明を
構成し、 並列２値入力データを保持する入力保持回路と、ビット
が１の個数を同時に計数する並列カウンタと、クロック
に同期して、保持された該データを複数ビットのグルー
プに分割したときの各グループのデータを１つずつ選択
し、該並列カウンタへ供給するセレクタと、一方のデー
タ入力側子に該並列カウンタの計数値が供給され、該計
数値と他方のデータ入力側子に供給されるデータとを加
算する加算器と、クロックに同期して、該加算器による
加算結果を保持し、該保持値を該加算器の該他方のデー
タ入力側子に供給する累積加算値保持回路とを備えて第
２発明を構成し、 並列２値入力データを保持する入力保持回路と、クロッ
クに同期して、保持された該データを１ビットずつ選択
するセレクタと、該セレクタで選択されたビットデータ
が一方のデータ入力側子に供給され、該値と他方のデー
タ入力側子に供給されるデータとを加算する加算器と、
クロックに同期して、該加算器による加算結果を保持し
、該保持値を該加算器の該他方のデータ入力側子に供給
する累積加算値保持回路とを備えて第３発明を構成する
。

【産業上の利用分野】

本発明は、ニューロコンピュータ等に用いられ、並列２
値入力データのビットが１の個数を検出する壱個数検出
回路に関する。

【従来の技術】

ニューロコンビコータでは、並列２値入力データのビッ
トが１の個数を検出し、壱個数が基準値以上のとき出力
をオン又はオフにする処理が必要となる。 従来では、この処理をソフトウェアで行っていた。すな
わち、並列データを１ビットずつシフトし、キャリーの
値を累積加算することにより、壱個数を検出していた。 また、この処理を機械語１命令で実行するために、マイ
クロプログラム化した場合においても、前記同様の処理
を行っていた。 ｒ発明が解決しようとする課題】 ところが、このような処理方式では、処理速度が遅いた
め、ニューロコンピュータの処理情報量の大量化に伴う
ニコーロン動作の高速処理の要求に応えることができな
くなってきた。 ＰＬＡで壱個数検出回路を構成することもできるが、構
成が複雑で回路規模が大きくなり、また、プリチャージ
動作及びディスチャージ動作を必要とするため、必然的
に同期式となり、構成の複雑さに比例した高速処理が期
待できない。 本発明の目的は、このような問題点に鑑み、簡単な構成
で高速処理可能な壱個数検出回路を提供することにある
。

【課題を解決するための手段】

第１図は本第１発明の原理構成を示す。 図中、ＩＡ、ＩＢ、　・・・ｌＤは並列カウンタであり
、並列２値入力データを複数ビットのグループに分割し
たときの各グループについて、ビットが１の個数を同時
に計数する。 ２はツリー状加算器群であり、加算器２　Ａ、￥゛Ｊ２
Ｂ、−−−２Ｃがツリー状に縦続接続さ　れツリー状加
算器群２の入力側初段の加算器　２Ａ１　　　・２Ｂの
データ入力側子には、並列カウンタＩＡ、ＩＢ、　　　
・・ＩＤのデータ出力端子が接続されており、ツリー状
加算器群２の出力側最終段の加算器２Ｃから、該並列２
値入力データのビットが１の個数値が出力される。 第２図は本第２発明の原理構成を示す。 図中、３は入力保持回路であり、並列２値入力データを
保持する。 ５は並列カウンタであり、ビットが１の個数を同時に計
数する。 ４はセレクタであり、クロックに同期して、入力保持回
路３に保持されたデータを複数ビットのグループに分割
したときの各グループのデータを１つずつ選択し、並列
カウンタ５へ供給する。 ６は加算器であり、一方のデータ入力側子に並列カウン
タ５の計数値が供給され、該計数値と他方のデータ入力
側子に供給されるデータとを加算する。 ７は累積加算値保持回路であり、クロックに同期して、
加算器６による加算結果を保持し、該保持値を加算器６
の該他方のデータ入力側子に供給する。 本第３発明は、上記第２発明において、入力保持回路３
に保持されたデータを１ビットずつ選択するセレクタを
用いることにより、並列カウンタを不要とし、セレクタ
４の出力端子を直接に加算器６の一方の入力側子に接続
している。他の点は第２発明と同一になっている。

【作用】

壱個数検出回路全体を並列カウンタで構成することも可
能であるが、回路構成が極めて複雑になるので、本第１
発明では、比較的小規模の並列カウンタ１Ａ〜１Ｄを複
数用い、これをツリー状加算器群２と組み合わせ、非同
期で動作させることにより、構成を簡単にしかつ高速処
理を可能にしている。 なお、各並列カウンタＩＡ−ＩＤの入力ビット数を２′
′−１（ｎ≧２）とすれば、全体の構成がより簡単にな
る。 本第２発明は同期式であり、並列カウンタ５及び加算器
６を繰り返し使用することにより、構成を第１発明より
も簡単化している。反面、この繰り返し使用により、第
２発明よりも処理が低速になる。 したがって、本第２発明は、クロック周波数が比較的高
く、かつ、入力ビット長が比較的短い場合に有利となる
。 本第３発明は、セレクタ４の構成が第２発明よりも簡単
になり、かつ、第２発明で使用している並列カウンタ５
を不要としているので、第１〜３発明のなかでは構成が
最も簡単である。反面、セレクタ４による切換回数が第
２発明の場合よりも増えるので、第２発明よりも処理が
低速になる。 したがって、本発明は、クロック周波数が比較的高く、
かつ、入力ビット長が比較的短い場合に有利となる。

【実施例】

以下、図面に基づいて本発明の詳細な説明する。 （１）第１実施例 第３図は第１実施例の壱個数検出回路を示す。 この壱個数検出回路は、第１図の一態様であり、並列２
値入力データ１．〜Ｉ　Ｉｓのビットが１の個数を非同
期で検出し、これを並列５ビットで出力するものである
。 １６ビットの入力データ１０〜Ｉ　Ｉｓは、Ｉｏと、３
ビット単位のグループ１１〜１．．１．〜Ｉ６．１、〜
Ｉｓ　、！、、　〜１．．及び−１Ｉｓ　〜Ｉ　Ｉｓに
分けられ、各グループは、それぞれ同一構成の並列カウ
ンタ１０〜１４に供給される。並列カウンタ１０〜１４
は、それぞれ３ビットの壱個数を同時に検出するのもで
あり、第４図に示す如く構成されている。 すなわち、並列カウンタ１０は、■。〜１．が供給され
るイクスクルーシブオアゲート１ａと、Ｉｏ及び１１が
供給されるアントゲ−）１ｂと、１１及び■、が供給さ
れるアンドゲート１ｃと、■、及びＩｏが供給されるア
ントゲ−）１ｄと、アントゲ−）１ｂ〜１ｃの出力が供
給されるオアゲー）１ｅとから成る。イクスクルーシブ
オアゲ−）ｌａの出力Ｃ０は、■。〜Ｉ、の壱個数が奇
数のとき１となり、オアゲート１ｅの出力Ｃ３は、■。 〜Ｉ、の壱個数が２以上のときｌとなる。したがって、
壱個数検出値の第０ビット（最下位ビット）が００とな
り、壱個数検出値の第１ビットがＣ＋となる。 第３１！ｌにおいて、入力ビット】。と並列カウンタ１
０の壱個数検出値は、キャリー伝播型加算器（ＣＰＡ）
２０へ供給されて両者が加算され、並列カウンタ１１と
１２との各壱個数検出値は、ＣＰＡ２１へ供給されて両
者が加算され、並列カウンタ１３と１４の壱個数検出値
は、ＣＰＡ２２へ供給されて両者が加算される。ＣＰＡ
２０〜２２は同一構成であり、２ビット２入力である。 ＣＰＡ２０〜２２の加算結果は、３ビット３入力のキャ
リー保存型加算器（Ｃ３Ａ）３０に供給されて加算され
る。Ｃ３Ａ３０のサム出力Ｓ０〜Ｓ、とキャリー出力Ｃ
９〜Ｃ４は、５ビット２入力のＣＰＡ４０に供給されて
両者が加算され、その結果が壱個数検出値として取り出
される。 この壱個数検出回路は、構成を簡単にしかつ高速処理を
可能にするために、次のような工夫をしている。 壱個数検出回路全体を並列カウンタで構成することも可
能であるが、回路構成が極めて複雑になるので、小規模
の並列カウンタ１０〜１４を用いている。この場合、並
列カウンタ全体の構成を簡単にするためには、各並列カ
ウンタの入力ビット数を２″−１（ｎ≧２）にする必要
がある。本実施例では、ｎ＝２．３又は４となるが、ｎ
＝２として全体の回路構成を最も簡単化している。 また、Ｃ３Ａ３０及びＣＰＡ４０の代わりに、ＣＰＡ２
０と２１の加算結果を加算する３ビット２入力のＣＰＡ
と、このＣＰＡの加算結果とＣＰＡ２２の加算結果を加
算する４ビット２入力のＣＰＡを用いることもできるが
、キャリー伝播時間を短くして高速化するために、ＣＰ
Ａ２０〜２２とＣＰＡ４０との間に、３ビット３入力の
Ｃ３Ａ３０を接続している。 このような工夫により、構成の簡単化と処理の高速化を
図っている。 （２）第２実施例 第５図は第２実施例の壱個数検出回路を示す。 この壱個数検出回路は、第２図の壱個数検出回路の一態
様である。本実施例は同期式であり、並列カウンタ１０
及びＣＰＡ２０を各１個にし、これらを繰り返し使用す
ることにより、構成を簡単化している。したがって、本
壱個数検出回路は、その分、低速になるが、クロック周
波数が比較的高く、かつ、入力ビット長が仕較的短い場
合に有利となる。 並列２値入力データ■。〜Ｉ　Ｉｓは、初期化信号のタ
イミングでラッチ回路５０に保持される。ラッチ回路５
０の出力は、４ビット毎の４グループに分割され、各グ
ループはそれぞれゲート６０．６１．６２及び６３に供
給される。ゲート６０〜６３の対応する各出力端子は共
通に接続され、並列カウンタ７０の入力側子に接続され
ている。 ゲート６０〜６３のいずれかを１つずつ開いてその入力
データを並列カウンタ７０に供給するために、カウンタ
８０の計数値をデコーダ８１で解読し、デコーダ８１の
４つの出力をそれぞれゲート６０〜６３の制御端子に供
給している。カウンタ８０は初期化信号でクリアされ、
クロックを計数する。 並列カウンタ７０の出力は、ＣＰＡ９０の一方の入力側
子に供給される。ＣＰＡ９０は５ビット２入力であり、
他方の入力側子には、ラッチ回路９１の出力が供給され
る。ラッチ回路９１の入力側子には、ＣＰＡ９０の出力
が供給され、ラッチ回路９１はクロックの立ち上がりで
その入力値を保持する。 上記構成において、最初に初期化信号が、ラッチ回路５
０のラッチ制御端子と、カウンタ８０及びラッチ回路９
１のクリア端子とに供給される。 これにより、並列２値入力データ１０〜Ｉ　＋ａがラッ
チ回路５０に保持され、同時に、カウンタ８０及びラッ
チ回路９１の内容がゼロクリアされる。 次に、カウンタ８０及びラッチ回路９１のクロック端子
ＧＫに１個のクロックが供給され、これにより、ゲート
６０〜６３のうちゲート６０のみが開かれて、■、〜１
．が並列カウンタ７０に供給され、Ｉ０〜Ｉ３の壱個数
Ｎ１がＣＰＡ９０へ供給される。したがって、ＣＰＡ９
０の出力値はＮ、となる。次の１個のクロックにより、
Ｎ１がラッチ回路９１に保持されて、Ｎ、がＣＰＡ９０
の他方の入力側子に供給される。これと同時に、ゲート
６０〜６３のうちゲー）６１のみが開かれて、１．〜Ｉ
、が並列カウンタ７０に供給され、壱個数Ｎ、がＣＰＡ
９０の一方の入力側子に供給されてＣＰＡ９０の出力値
が（Ｎ　＋　＋　Ｎ　ｓ　）になる。以下同様にして、
４ビットずつの壱個数が累積加算され、合計４個のクロ
ックで並列２値入力データＩ０〜Ｉ　＋ｓの壱個数がＣ
ＰＡ９０から出力される。 高速処理するためには、ＣＰＡ９０の入力ビット数を多
くする必要があるが、並列カウンタ７０及びＣＰＡ９０
の構成が複雑になる。そこで、本実施例では、ＣＰＡ９
０の入力ビット数を４として壱個数検出回路の回路構成
を簡単化するとともに、処理の高速化を図っている。 （３）第３実施例 第６図は、第３実施例の壱個数検出回路の要部構成を示
す。 この実施例は、第２図のセレクタの構成の多様性を示す
ためのものであり、第５図のゲート６０〜６３の代わり
に、マルチプレクサ６０Ａ〜６３Ａを用い、第５図のデ
コーダ８１を用いずに、カウンタ８０の出力を直接マル
チプレクサ６０Ａ〜６３Ａの制御端子に供給している。 他の点は第５図と同一になっている。 上記構成において、カウンタ８０の計数値が１（０≦ｉ
≦３）のとき、マルチプレクサ６０Ａ〜６３八によりＩ
　ｉ　ｓ　　ＩＩ＋４　％　　Ｉｌ＋１１　、■＋。１
２が選択されて、並列カウンタ７０に供給される。 （４）第４実施例 第７図は、第４実施例の壱個数検出回路を示す。 説明の簡単化のために、第７図では壱個数検出回路の入
力ビット長を４にしている。この壱個数検出回路は、■
。〜■５を１ビットずつＣＰＡ９０Ａの一方の入力側子
に供給して累積加算する構成であり、第５図に示す並列
カウンタ７０を不要としている。また、第５図のゲート
６０〜６３の代わりに、アンドゲート６４〜６７を用い
、アンドゲート６４〜６７の各出力をオアゲート６８に
供給し、オアゲート６８の出力をＣＰＡ９０Ａの一方の
入力側子に供給している。他の点は第５図と同様になっ
ている。 この壱個数検出回路は、構成が最も簡単であり、その分
低速になるが、クロック周波数が比較的高く、かつ、入
力ビット長が比較的短い場合に有利となる。 （５）第５実施例 第８図は、第５実施例の壱個数検出回路を示す。 第７図の壱個数検出回路は、オアゲート６８の出力が０
の場合にも一律に加算動作を行っているので、無駄時間
が生じる。そこで、本実施例では、１のみを検出して加
算するために、第２図の入力保持回路３及びセレクタ４
の一態様として、先行壱検出回路Ｃを用いている。 この先行壱検出回路Ｃは、並列カウンタ１０〜１ＯＮと
、ゲート１１０〜ＩＩＮと、アンドゲート１２０〜１２
Ｎとから成る。Ｄフリップ７０ツブ１００〜ＩＯＮの入
力側子りには、それぞれ１０〜！工が供給される。Ｄフ
リップフロップ１００〜ＩＯＮの非反転出力端子Ｑから
出力されるＱ０〜Ｑｗはそれぞれ、ゲート１１０〜ＩＩ
Ｎの一方の入力側子に供給される。ゲート１１０〜１１
Ｎは同一構成であり、２つの入力側子がそれぞれ共通に
接続されたアントゲ−）１１ａとオアゲ−トｌｌｂとか
らなる。ゲートｌ１ｉ（ｉ＝ｌ〜Ｎ−１）のオアゲート
ｌｌｂの出力は、ゲート１１ｉ＋１の他方の入力側子に
供給されている。ゲ−）１１０の他方の入力側子には、
論理値０が供給されている。また、ゲー）１１Ｎのオア
ゲート１１ｂの出力Ｘは、ＣＰＡ９０Ｂの一方の入力側
子に供給されている。ゲート１１０〜ＩＩＮの各アンド
ゲートｌｌａの出力Ｓ。−８，は、それぞれアンドゲー
ト１２０〜１２Ｎの一方の入力側子に供給されている。 アンドゲート１２０〜１２Ｎの他方の入力側子には、共
通にクロックが供給される。アンドゲート１２０〜１２
Ｎの出力は、Ｄフリップフロップ１００〜ＩＯＮのクリ
ア端子に供給される。 第９図は、′ｊ４８図に示す先行壱検出回路Ｃのタイミ
ングチャートである。この図は、初期化信号によりＤフ
リップフロップ１００．１０１．１０２・・・ＩＯＮに
それぞれ１．０．１、　　・・ｌが保持されているとき
に、クロックにより、ＱＯ％ＱＩ％Ｑ＊％　　・・・Ｑ
Ｉｌ及びＳ、、Ｓ、　、Ｓ、、・Ｓｌｌがどのように変
化するかを示している。 Ｑ、〜Ｑ、にｌのビットが含まれている場合に、ｌのビ
ットのうち最下位側ビットをＱ、とすると、Ｓ、〜Ｓ、
のうちＳＪのみ１となり、Ｘも１となる。次に、１個の
クロックで１０ｊがクリアされてＱ、及びＳ、が０にな
り、以下同様の動作が繰り返される。第９図では、最初
はｊ＝１であり、次にｊ＝３となり、最後にｊ＝Ｎとな
る。 先行壱検出回路Ｃの出力Ｘは、Ｄフリップフロップ１０
０〜ＩＯＮの非反転出力が全て０になるまでｌとなるの
で、初期化信号を供給後、Ｘが０になったときに、並列
２値入力データＩ０〜Ｉ　＋ｓの壱個数がＣＰＡ９０Ｂ
から出力される。 本実施例は、処理対象の性質上、並列２値入力データの
ビット長に対する壱個数の割合が小さい場合に特に有利
となる。

【発明の効果】

以上説明した如く、本発明によれば、以下のような優れ
た効果を奏し、回路規模をあまり大きくすることなくニ
ューロコンピュータ等の処理速度の高速化に寄与すると
ころが大きい。 （１）本第１発明に係る壱個数検出回路では、比較的小
規模の並列カウンタを複数用い、これをツリー状加算器
群と組み合わせて、非同期で動作するように構成してい
るので、構成が簡単で高速処理が可能になる。 （２）本第２発明では、並列カウンタ及び加算器を繰り
返し使用することにより、構成を第１発明よりも簡単化
しており、その分、第１発明よりも処理が低速になるが
、クロック周波数を比較的高くすることができ、かつ、
入力ビット長が比較的短い場合に有利となる。 （３）本第３発明では、セレクタの構成が第２発明より
も簡単になり、かつ、第２発明で使用している並列カウ
ンタを不要としているので、第１〜３発明のうち構成が
最も簡単きなり、その分、処理が低速になるが、第２発
明と同様に、クロック周波数を比較的高くすることがで
き、かつ、入力ビット長が比較的短い場合に有利となる
。

【図面の簡単な説明】

第１図及び第２図は本発明に係る壱個数検出回路の原理
構成を示すブロック図である。 第３図及び第４図は本発明の第１実施例に係り、第３図
は壱個数検出回路図、 第４図は第３図の並列カウンタの論理回路図である。 第５図は本発明の第２実施例の壱個数検出回路図である
。 第６図は本発明の第３実施例の壱個数検出回路の要部回
路図である。 第７図は本発明の第４実施例の壱個数検出回路図である
。 第８図及び第９図は本発明の第５実施例に係り、第８図
は壱個数検出回路図、 第９図は第８図の先行壱検出回路のタイミングチャート
である。 図中、 １Ｏ１１１，１２，１３，１４，７０は並列力ウンタ ２０．２１，２２．４０．９０．９０Ａ、９０Ｂはキャ
リー伝播型加算器（ＣＰＡ） ３０はキャリー保存型加算器（Ｃ３Ａ）５０．５ＱＡ、
９１．９１Ａ１９１Ｂはラッチ回路 ６０．６１．６２．６３はゲート ８１はデコーダ ６０Ａ、６１Ａ、６２Ａ、６３Ａはマルチプレクサ １００〜ＩＯＮはＤフリップフロップ Ｃは先行壱検出回路 ２０〜２２．４０・キャリー伝播型加算器３０：キャリ
ー保存型加算器 第３図 並列カウンタ 第４図 壱個数検出回路（第４実施例） 第７図 ８１数１門−り出イー１１ クロック 初期化信号 第９図

Claims (1)

1. 【特許請求の範囲】 １）、並列２値入力データを複数ビットのグループに分
   割したときの各グループについて、ビットが１の個数を
   同時に計数する並列カウンタ（１Ａ〜１Ｄ）と、 加算器（２Ａ〜２Ｃ）がツリー状に縦続接続されたツリ
   ー状加算器群（２）とを有し、 該ツリー状加算器群の入力側初段の該並列加算器（２Ａ
   〜２Ｂ）のデータ入力端子に、該並列カウンタのデータ
   出力端子が接続され、該ツリー状加算器群の出力側最終
   段の該加算器（２Ｃ）から、該並列２値入力データのビ
   ットが１の個数値が出力されることを特徴とする壱個数
   検出回路。 ２）、並列２値入力データを保持する入力保持回路（３
   ）と、 ビットが１の個数を同時に計数する並列カウンタ（５）
   と、 クロックに同期して、保持された該データを複数ビット
   のグループに分割したときの各グループのデータを１つ
   ずつ選択し、該並列カウンタへ供給するセレクタ（４）
   と、 一方のデータ入力端子に該並列カウンタの計数値が供給
   され、該計数値と他方のデータ入力端子に供給されるデ
   ータとを加算する加算器（６）と、クロックに同期して
   、該加算器による加算結果を保持し、該保持値を該加算
   器の該他方のデータ入力端子に供給する累積加算値保持
   回路（７）と、を有することを特徴とする壱個数検出回
   路。 ３）、並列２値入力データを保持する入力保持回路（３
   ）と、 クロックに同期して、保持された該データを１ビットず
   つ選択するセレクタ（４）と、 該セレクタで選択されたビットデータが一方のデータ入
   力端子に供給され、該値と他方のデータ入力端子に供給
   されるデータとを加算する加算器（６）と、 クロックに同期して、該加算器による加算結果を保持し
   、該保持値を該加算器の該他方のデータ入力端子に供給
   する累積加算値保持回路（７）と、を有することを特徴
   とする壱個数検出回路。