JPH02190952A - データ・ポインタ回路 - Google Patents
データ・ポインタ回路Info
- Publication number
- JPH02190952A JPH02190952A JP1121089A JP1121089A JPH02190952A JP H02190952 A JPH02190952 A JP H02190952A JP 1121089 A JP1121089 A JP 1121089A JP 1121089 A JP1121089 A JP 1121089A JP H02190952 A JPH02190952 A JP H02190952A
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- JP
- Japan
- Prior art keywords
- circuit
- binary
- counters
- clock pulse
- data pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ・ポインタ回路に関し、特にディジタル
信号処理プロセッサにおいてＲＡＭのアクセス番地を指
定するデータ・ポインタ回路に関する。
信号処理プロセッサにおいてＲＡＭのアクセス番地を指
定するデータ・ポインタ回路に関する。
従来のデータ・ポインタ回路を備えたディジタル信号処
理プロセッサの一例を第３図に示す。
理プロセッサの一例を第３図に示す。
このディジタル信号処理プロセッサは、マイクロプログ
ラムを格納しておく読出し専用のプログラム用ＲＯＭｌ
０と、このプログラム用ＲＯＭ１０のアドレスを指定す
るプログラムカウンタ２０と、マイクロプログラムを解
読処理すると共に各部シークンス制御を行う命令デコー
ダ・シーケンスコントローラ３０と、データバス４ｏと
、各種データを格納するデータ用ＲＡＭ５０と、このデ
ータ用ＲＡＭ５０のアクセス番地を指定する本発明の対
象となるデータ・ポインタ回路６゜と、各種演算を行う
演算器７０と、演算器７ｏヘデータを供給すると共に演
算器７０がらの演算結果を格納するレジスタ８０Ａ、８
０ａとを備えた構成となっている。
ラムを格納しておく読出し専用のプログラム用ＲＯＭｌ
０と、このプログラム用ＲＯＭ１０のアドレスを指定す
るプログラムカウンタ２０と、マイクロプログラムを解
読処理すると共に各部シークンス制御を行う命令デコー
ダ・シーケンスコントローラ３０と、データバス４ｏと
、各種データを格納するデータ用ＲＡＭ５０と、このデ
ータ用ＲＡＭ５０のアクセス番地を指定する本発明の対
象となるデータ・ポインタ回路６゜と、各種演算を行う
演算器７０と、演算器７ｏヘデータを供給すると共に演
算器７０がらの演算結果を格納するレジスタ８０Ａ、８
０ａとを備えた構成となっている。
第４図はこのディジタル信号処理プロセッサのデータ・
ポインタ回路６０の具体的な回路図である。
ポインタ回路６０の具体的な回路図である。
このデータ・ポインタ回路６０は、クロックパルスＣ＋
＜により２進カウントする縦続接続されたＮ段（この例
ではＮ＝８）の２進カウンタＢＣ。
＜により２進カウントする縦続接続されたＮ段（この例
ではＮ＝８）の２進カウンタＢＣ。
〜ＢＣ，を備え、クロックパルスＣＫが入力されるごと
にカウントアツプ（又はカウントダウン）して所定の値
のデータ・ポインタ信号ＤＰ、〜ＤＰ８ （以下ＤＰ、
〜ＤＰ、全体を表示するときは単にＤＰと表示する）を
出力する２進カウンタ回路１と、この２進カウンタ回路
１の各２進カウンタＢＣ１〜ＢＣＢへのクロックパルス
ＣＫの入力範囲を設定するモード設定部５と、このモー
ド設定部５の出力信号に応じてクロックパルスＣＫを各
２進カウンタＢＣ，〜ＢＣ８へ供給するＡＮＤゲートＧ
２１〜Ｇ２８とを有する構成となっている。
にカウントアツプ（又はカウントダウン）して所定の値
のデータ・ポインタ信号ＤＰ、〜ＤＰ８ （以下ＤＰ、
〜ＤＰ、全体を表示するときは単にＤＰと表示する）を
出力する２進カウンタ回路１と、この２進カウンタ回路
１の各２進カウンタＢＣ１〜ＢＣＢへのクロックパルス
ＣＫの入力範囲を設定するモード設定部５と、このモー
ド設定部５の出力信号に応じてクロックパルスＣＫを各
２進カウンタＢＣ，〜ＢＣ８へ供給するＡＮＤゲートＧ
２１〜Ｇ２８とを有する構成となっている。
クロックパルスＣＫが入力されない２進カウンタは、キ
ャリー伝播機能を停止しかつデータをそのまま保持する
。
ャリー伝播機能を停止しかつデータをそのまま保持する
。
このデータ・ポインタ回路６０におけるモード設定部５
は、最下位段の２進カウンタＢＣ，がらの連続した２進
カウンタ（Ｂ Ｃ２〜ＢＣ，）までの範囲に対してクロ
ックパルスＣＫを入力することができるように設定する
ことができ、例えば、２進カウ、ンタＢＣ，から２進カ
ウンタＢＣ４までクロックパルスＣＫを入力すると、第
５図に示すように、これら２進カウンタＢＣ，〜ＢＣ４
の範囲でリングカウント動作を行なわせることができる
。
は、最下位段の２進カウンタＢＣ，がらの連続した２進
カウンタ（Ｂ Ｃ２〜ＢＣ，）までの範囲に対してクロ
ックパルスＣＫを入力することができるように設定する
ことができ、例えば、２進カウ、ンタＢＣ，から２進カ
ウンタＢＣ４までクロックパルスＣＫを入力すると、第
５図に示すように、これら２進カウンタＢＣ，〜ＢＣ４
の範囲でリングカウント動作を行なわせることができる
。
一方、ディジタル信号処理プロセッサは、実数と虚数と
をデータ用ＲＡＭ５０に交互に格納しておき、実数デー
タに対してだけアクセスしたり、データ用ＲＡＭ５０に
波形データを格納しておき、２個飛び、４個飛びにアク
セスしたりすることがあり、この場合にはデータ・ポイ
ンタ信号ＤＰのｍビットからｎビットの範囲でリングカ
ウント塾作をさせたい場合が頻繁に発生ずる。
をデータ用ＲＡＭ５０に交互に格納しておき、実数デー
タに対してだけアクセスしたり、データ用ＲＡＭ５０に
波形データを格納しておき、２個飛び、４個飛びにアク
セスしたりすることがあり、この場合にはデータ・ポイ
ンタ信号ＤＰのｍビットからｎビットの範囲でリングカ
ウント塾作をさせたい場合が頻繁に発生ずる。
このような場合には、従来はソフトウェアにより処理し
ていた。この処理の一例を第６図に示す。
ていた。この処理の一例を第６図に示す。
上述した従来のデータ・ポインタ回路は、リングカウン
ト動作をさせることができる範囲が、２進カウンタ（Ｂ
Ｃ，〜ＢＣ８）の最下位段からの連続した範囲となって
いるので、２個飛び、４個飛び等の値のデータ・ポイン
タ信号ＤＰを得ようとするとソフトウェアにより処理す
る方法しかないために、処理時間がかかり演算速度が低
下する上にこの処理のためのプログラムを格納する記憶
容量が必要となり、ディジタル信号処理プロセッサの性
能を低下させるという欠点がある。
ト動作をさせることができる範囲が、２進カウンタ（Ｂ
Ｃ，〜ＢＣ８）の最下位段からの連続した範囲となって
いるので、２個飛び、４個飛び等の値のデータ・ポイン
タ信号ＤＰを得ようとするとソフトウェアにより処理す
る方法しかないために、処理時間がかかり演算速度が低
下する上にこの処理のためのプログラムを格納する記憶
容量が必要となり、ディジタル信号処理プロセッサの性
能を低下させるという欠点がある。
本発明の目的は、２個飛び１４個飛び等のようにとびと
びにアクセスしたいとき、ディジタル信号処理プロセサ
の性能が低下するのを防止することができるデータ・ポ
インタ回路を提供することにある。
びにアクセスしたいとき、ディジタル信号処理プロセサ
の性能が低下するのを防止することができるデータ・ポ
インタ回路を提供することにある。
本発明のデータ・ポインタ回路は、クロックパルスによ
り２進カウントする縦続接続されたＮ段（Ｎは２以上の
整数、以下同様）の２進カウンタを備え、これら各２進
カウンタ全てに前記クロックパルスが入力されるときに
はこのクロックパルスが入力されるごとに１単位ずつ順
次カウントアツプ（又はカウントダウン）し、前記２進
カウンタのうちのｍ段目からｎ段目（ｍ、ｎはＮ≧ｎ〉
ｍ≧１の整数・以下同様）までの各２進カウンタにのみ
前記クロックパルスが入力されるときにはこのクロック
パルスが入力される２進カウンタの範囲でリングカウン
ト動作してＮビットの所定の値のデータ・ポインタ信号
を出力する２進カウンタ回路と、この２進カウンタ回路
のリングカウント動作の下＠ｍ及び上限ｎをそれぞれ設
定する下限ビット設定回路及び上限ビット設定回路と、
これら下限ビット設定回路及び上限ビット設定回路の出
力信号に従って前記２進カウンタ回路のｍ段目からｎ段
目までの２進カウンタにのみ前記クロックパルスを供給
するゲート回路とを有している。
り２進カウントする縦続接続されたＮ段（Ｎは２以上の
整数、以下同様）の２進カウンタを備え、これら各２進
カウンタ全てに前記クロックパルスが入力されるときに
はこのクロックパルスが入力されるごとに１単位ずつ順
次カウントアツプ（又はカウントダウン）し、前記２進
カウンタのうちのｍ段目からｎ段目（ｍ、ｎはＮ≧ｎ〉
ｍ≧１の整数・以下同様）までの各２進カウンタにのみ
前記クロックパルスが入力されるときにはこのクロック
パルスが入力される２進カウンタの範囲でリングカウン
ト動作してＮビットの所定の値のデータ・ポインタ信号
を出力する２進カウンタ回路と、この２進カウンタ回路
のリングカウント動作の下＠ｍ及び上限ｎをそれぞれ設
定する下限ビット設定回路及び上限ビット設定回路と、
これら下限ビット設定回路及び上限ビット設定回路の出
力信号に従って前記２進カウンタ回路のｍ段目からｎ段
目までの２進カウンタにのみ前記クロックパルスを供給
するゲート回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
２進カウンタ回路１は、クロックパルスＣＫにより２進
カウントする縦続接続されたＮ段（この実施例ではＮ＝
８）の２進カウンタＢＣ，〜ＢＣ８を備え、これら各２
進カウンタＢＣ，〜ＢＣ８全てにクロックパルスＣＫが
入力されるときにはこのクロックパルスＣＫが入力され
るごとに１単位ずつカウントアツプ（又はカウントダウ
ン）し、２進カウンタＢＣ１〜ＢＣ，のうちのｍ段目か
らｎ段目（Ｎ≧ｎ＞ｍ≧１）までの各２進カウンタＢＣ
，〜ＢＣ，にのみクロックパルスＣＫが入力されるとき
にはこれら２進カウンタＢＣ，〜ＢＣ，の範囲でリング
カウント動作してＮビットの所定の値のデータ・ポイン
タ信号ＤＰ、〜ＤＰ、（ＤＰ、〜Ｄ Ｐ ８を総称する
場合ＤＰと記す）を出力する。
カウントする縦続接続されたＮ段（この実施例ではＮ＝
８）の２進カウンタＢＣ，〜ＢＣ８を備え、これら各２
進カウンタＢＣ，〜ＢＣ８全てにクロックパルスＣＫが
入力されるときにはこのクロックパルスＣＫが入力され
るごとに１単位ずつカウントアツプ（又はカウントダウ
ン）し、２進カウンタＢＣ１〜ＢＣ，のうちのｍ段目か
らｎ段目（Ｎ≧ｎ＞ｍ≧１）までの各２進カウンタＢＣ
，〜ＢＣ，にのみクロックパルスＣＫが入力されるとき
にはこれら２進カウンタＢＣ，〜ＢＣ，の範囲でリング
カウント動作してＮビットの所定の値のデータ・ポイン
タ信号ＤＰ、〜ＤＰ、（ＤＰ、〜Ｄ Ｐ ８を総称する
場合ＤＰと記す）を出力する。
下限ビット設定回路２及び上限ビット設定回路３は、２
進カウンタ回路１のリングカウント動作の下限ｍ及び上
限ｎをそれぞれ設定する。この下限ｍ１上限ｎの指示は
、例えばディジタル信号処理プロセッサの命令デコーダ
・シーケンスコントローラ（第３図の符号３０）から出
される。
進カウンタ回路１のリングカウント動作の下限ｍ及び上
限ｎをそれぞれ設定する。この下限ｍ１上限ｎの指示は
、例えばディジタル信号処理プロセッサの命令デコーダ
・シーケンスコントローラ（第３図の符号３０）から出
される。
ゲート回路４は、排他的論理和ゲートＧｌｌ〜Ｇ１８及
びＡＮＤゲートＧ２．〜Ｇ２８を備え、下限ビット設定
回路２及び上限ビット設定回路３の出力信号に従って２
進カウンタＢＣ，〜ＢＣ，にクロックパルスＣＫを供給
する。
びＡＮＤゲートＧ２．〜Ｇ２８を備え、下限ビット設定
回路２及び上限ビット設定回路３の出力信号に従って２
進カウンタＢＣ，〜ＢＣ，にクロックパルスＣＫを供給
する。
今、ｍ＝３．ｎ＝５とすると、下限ビット設定回路２か
らは、最下位の１ビツト目から（ｍｌ）、即ち２ビツト
目までの論理値が全て“１″他は“０′°の論理値“０
０００００１１”の出力信号が出力され、上限ビット設
定回路３からは、１ビツト目からｎビット、即ち５ビツ
ト目までの論理値が全て゛”１”、他は“０°′の論理
値“°０００１１１１１°″の出力信号が出力される。
らは、最下位の１ビツト目から（ｍｌ）、即ち２ビツト
目までの論理値が全て“１″他は“０′°の論理値“０
０００００１１”の出力信号が出力され、上限ビット設
定回路３からは、１ビツト目からｎビット、即ち５ビツ
ト目までの論理値が全て゛”１”、他は“０°′の論理
値“°０００１１１１１°″の出力信号が出力される。
従って、排他的論理和ゲートＧＩ３〜Ｇ１５の出力の値
は“１°°、他は０″となり、ＡＮＤゲート０２３〜Ｇ
２５を介してクロックパルスＣＫが２進カウンタＢＣＩ
〜ＢＣ５のみに入力されこの間でリングカウント動作が
行なわれる。
は“１°°、他は０″となり、ＡＮＤゲート０２３〜Ｇ
２５を介してクロックパルスＣＫが２進カウンタＢＣＩ
〜ＢＣ５のみに入力されこの間でリングカウント動作が
行なわれる。
このようにして４個飛びのデータ・ポインタ信号ＤＰを
得ることができる。このと゛きのデータ・ポインタ信号
ＤＰのデータフォーマットを第２図に示す。
得ることができる。このと゛きのデータ・ポインタ信号
ＤＰのデータフォーマットを第２図に示す。
以上説明したように本発明は、下限ビット設定回路及び
−上限ビット設定回路により２進カウンタ回路のリング
カウント動作の範囲を決定する構成とすることにより、
２個飛び、４個飛び等のようにとびとびにアクセスした
いときでもソフトウェアによらなくて済むので、ディジ
タル信号処理プロセッサの処理時間を短縮することがで
き、性能低下を防止することができる効果がある。
−上限ビット設定回路により２進カウンタ回路のリング
カウント動作の範囲を決定する構成とすることにより、
２個飛び、４個飛び等のようにとびとびにアクセスした
いときでもソフトウェアによらなくて済むので、ディジ
タル信号処理プロセッサの処理時間を短縮することがで
き、性能低下を防止することができる効果がある。
例えば、従来のソフトウェアで対応していた処理と比較
すると、データ・ポインタのインクリメント命令の１処
理で＋２１のアドレスが生成できるため、その処理時間
は４分の１に削減できる。
すると、データ・ポインタのインクリメント命令の１処
理で＋２１のアドレスが生成できるため、その処理時間
は４分の１に削減できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するためのデータ・ポ
インタ信号のデータフォーマット図、第３図は従来のデ
ータ・ポインタ回路の動作を説明するためのディジタル
信号プロセッサのブロワ−り図、第４図は従来のデータ
・ポインタ回路の−例を示す回路図、第５図は第４図に
示されたデータ・ポインタ回路の動作を説明するための
データ・ポインタ信号のデータフォーマット図、第６図
は第３図に示されたディジタル信号処理プロセッサによ
りとびとびの値のデータ・ポインタ信号を得るためのフ
ローチャートである。 １・・・２進カウンタ回路、２・・・下限ビット設定回
路、３・・・上限ビット設定回路、４・・・ゲート回路
、５・・・モード設定部、１０・・・プログラム用ＲＯ
Ｍ、２０・・・プログラムカウンタ、３０・・・命令デ
コーダ・シーケンスコントローラ、４０・・・データバ
ス、５０・・・データ用ＲＡＭ、６０・・・データ・ポ
インタ回路、７０・・・演算器、８０Ａ、８０Ｂ・・・
レジスタ、ＢＣ，〜ＢＣ８・・・２進カウンタ、Ｇｌｌ
〜Ｇ＋ｓ・・・排他的論理和ゲート、Ｇ２１〜Ｇ２８・
・・ＡＮＤゲート、Ｓｌ−Ｓ５・・・ステップ。
図に示された実施例の動作を説明するためのデータ・ポ
インタ信号のデータフォーマット図、第３図は従来のデ
ータ・ポインタ回路の動作を説明するためのディジタル
信号プロセッサのブロワ−り図、第４図は従来のデータ
・ポインタ回路の−例を示す回路図、第５図は第４図に
示されたデータ・ポインタ回路の動作を説明するための
データ・ポインタ信号のデータフォーマット図、第６図
は第３図に示されたディジタル信号処理プロセッサによ
りとびとびの値のデータ・ポインタ信号を得るためのフ
ローチャートである。 １・・・２進カウンタ回路、２・・・下限ビット設定回
路、３・・・上限ビット設定回路、４・・・ゲート回路
、５・・・モード設定部、１０・・・プログラム用ＲＯ
Ｍ、２０・・・プログラムカウンタ、３０・・・命令デ
コーダ・シーケンスコントローラ、４０・・・データバ
ス、５０・・・データ用ＲＡＭ、６０・・・データ・ポ
インタ回路、７０・・・演算器、８０Ａ、８０Ｂ・・・
レジスタ、ＢＣ，〜ＢＣ８・・・２進カウンタ、Ｇｌｌ
〜Ｇ＋ｓ・・・排他的論理和ゲート、Ｇ２１〜Ｇ２８・
・・ＡＮＤゲート、Ｓｌ−Ｓ５・・・ステップ。
Claims (1)
- クロックパルスにより２進カウントする縦続接続された
Ｎ段（Ｎは２以上の整数、以下同様）の２進カウンタを
備え、これら各２進カウンタ全てに前記クロックパルス
が入力されるときにはこのクロックパルスが入力される
ごとに１単位ずつ順次カウントアップ（又はカウントダ
ウン）し、前記２進カウンタのうちのｍ段目からｎ段目
（ｍ、ｎはＮ≧ｎ＞ｍ≧１の整数・以下同様）までの各
２進カウンタにのみ前記クロックパルスが入力されると
きにはこのクロックパルスが入力される２進カウンタの
範囲でリングカウント動作してＮビットの所定の値のデ
ータ・ポインタ信号を出力する２進カウンタ回路と、こ
の２進カウンタ回路のリングカウント動作の下限ｍ及び
上限ｎをそれぞれ設定する下限ビット設定回路及び上限
ビット設定回路と、これら下限ビット設定回路及び上限
ビット設定回路の出力信号に従って前記２進カウンタ回
路のｍ段目からｎ段目までの２進カウンタにのみ前記ク
ロックパルスを供給するゲート回路とを有することを特
徴とするデータ・ポインタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121089A JPH02190952A (ja) | 1989-01-19 | 1989-01-19 | データ・ポインタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121089A JPH02190952A (ja) | 1989-01-19 | 1989-01-19 | データ・ポインタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190952A true JPH02190952A (ja) | 1990-07-26 |
Family
ID=11771637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121089A Pending JPH02190952A (ja) | 1989-01-19 | 1989-01-19 | データ・ポインタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044487A (ja) * | 2008-08-11 | 2010-02-25 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
-
1989
- 1989-01-19 JP JP1121089A patent/JPH02190952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044487A (ja) * | 2008-08-11 | 2010-02-25 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
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