JPH0234053B2 - - Google Patents
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- Publication number
- JPH0234053B2 JPH0234053B2 JP57169139A JP16913982A JPH0234053B2 JP H0234053 B2 JPH0234053 B2 JP H0234053B2 JP 57169139 A JP57169139 A JP 57169139A JP 16913982 A JP16913982 A JP 16913982A JP H0234053 B2 JPH0234053 B2 JP H0234053B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- shift
- contents
- pointer
- barrel shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置のレジスタ制御回路に
関する。
関する。
従来例の構成とその問題点
従来より、データ処理装置において、データの
ビツトシフト等の操作はよく用いられている。以
下第１図、第２図を参照にしながら、従来のシフ
ト回路について説明する。
ビツトシフト等の操作はよく用いられている。以
下第１図、第２図を参照にしながら、従来のシフ
ト回路について説明する。
第１図は従来のシフトレジスタ回路を示すもの
である。第１図において、１１はデータビツトを
蓄えるフリツプフロツプで、各々同一の構造とし
ている。上記のような構成において、ロード信号
LOADがアクテイブ状態になると、DI0〜DInの
信号線の内容が、フリツプフロツプ１１に並列に
取込まれ、その内容はDO0〜DOnの信号線に出力
される。次にシフト信号SHIFTに正のパルス
（に負のパルス）を印加すると、各フリツ
プフロツプ１１のデータビツトは次段のフリツプ
フロツプに移動する。
である。第１図において、１１はデータビツトを
蓄えるフリツプフロツプで、各々同一の構造とし
ている。上記のような構成において、ロード信号
LOADがアクテイブ状態になると、DI0〜DInの
信号線の内容が、フリツプフロツプ１１に並列に
取込まれ、その内容はDO0〜DOnの信号線に出力
される。次にシフト信号SHIFTに正のパルス
（に負のパルス）を印加すると、各フリツ
プフロツプ１１のデータビツトは次段のフリツプ
フロツプに移動する。
しかしながら上記のような構成では、１パルス
のシフト信号によつて１データビツトのみのシフ
トしか行なわれないので、任意のデータビツトの
シフトを行なうためにはシフト信号を複数回シフ
トレジスタに印加しなければならず、複数の処理
単位を必要とする欠点を有していた。
のシフト信号によつて１データビツトのみのシフ
トしか行なわれないので、任意のデータビツトの
シフトを行なうためにはシフト信号を複数回シフ
トレジスタに印加しなければならず、複数の処理
単位を必要とする欠点を有していた。
第２図は従来のバレルシフタ回路を示す。これ
は、単一処理単位で任意ビツト数シフトできるも
のである。２１はデータを蓄えるレジスタ、２２
は入力されたデータを与えられたシフト定数だけ
シフトし出力するバレルシフタである。上記のよ
うな構成において、レジスタ２１に蓄えられたデ
ータをシフトする場合、レジスタ２１の内容を出
力し、バレルシフタ２２に対してはシフト定数を
与える。バレルシフタ２２はレジスタ２１の出力
を入力とし、シフト定数に従つて任意のビツト数
をシフトして出力を行なう。
は、単一処理単位で任意ビツト数シフトできるも
のである。２１はデータを蓄えるレジスタ、２２
は入力されたデータを与えられたシフト定数だけ
シフトし出力するバレルシフタである。上記のよ
うな構成において、レジスタ２１に蓄えられたデ
ータをシフトする場合、レジスタ２１の内容を出
力し、バレルシフタ２２に対してはシフト定数を
与える。バレルシフタ２２はレジスタ２１の出力
を入力とし、シフト定数に従つて任意のビツト数
をシフトして出力を行なう。
しかしながら上記のような構成では、レジスタ
の内容をシフトした結果を残しておくためにはバ
レルシフタの出力を再びレジスタに設定しなおさ
なければならず、２つの処理単位を必要とする欠
点を有していた。
の内容をシフトした結果を残しておくためにはバ
レルシフタの出力を再びレジスタに設定しなおさ
なければならず、２つの処理単位を必要とする欠
点を有していた。
発明の目的
本発明は、上記欠点に鑑み、単一の処理単位で
レジスタの内容を任意ビツト数シフトすることが
できるレジスタ制御回路を提供することを目的と
するものである。
レジスタの内容を任意ビツト数シフトすることが
できるレジスタ制御回路を提供することを目的と
するものである。
発明の構成
上記目的を達成するために、本発明はデータを
蓄えるレジスタと、上記レジスタビツト位置を示
すポインタと、上記レジスタの内容を入力として
任意ビツト数シフトして外部に出力するバレルシ
フタと、シフトすべきシフト定数と上記ポインタ
の内容を加算する加算器と、上記加算器の出力を
デコードして上記バレルシフタにシフト制御信号
を出力するデコーダとを有し、上記ポインタの内
容を上記加算器の出力により更新するように構成
したものである。
蓄えるレジスタと、上記レジスタビツト位置を示
すポインタと、上記レジスタの内容を入力として
任意ビツト数シフトして外部に出力するバレルシ
フタと、シフトすべきシフト定数と上記ポインタ
の内容を加算する加算器と、上記加算器の出力を
デコードして上記バレルシフタにシフト制御信号
を出力するデコーダとを有し、上記ポインタの内
容を上記加算器の出力により更新するように構成
したものである。
実施例の説明
以下本発明の一実施例を図面に基づいて説明す
る。第３図は本発明の一実施例におけるレジスタ
制御回路の構成を示し、４ビツトデータを扱う回
路である。
る。第３図は本発明の一実施例におけるレジスタ
制御回路の構成を示し、４ビツトデータを扱う回
路である。
第３図において、３１はレジスタ、３２はバレ
ルシフタで、以上は第２図の構成と同じものであ
る。３３はポインタ、３４は加算器、３５はデコ
ーダ、３６はバス、３７はシフト定数、３８はシ
フト制御信号、３９はリセツト信号である。
ルシフタで、以上は第２図の構成と同じものであ
る。３３はポインタ、３４は加算器、３５はデコ
ーダ、３６はバス、３７はシフト定数、３８はシ
フト制御信号、３９はリセツト信号である。
このように構成されたレジスタ制御回路につい
て、以下その動作について説明する。まず、レジ
スタ３１にデータを蓄える場合、バス３６からデ
ータを取込み、同時にそのレジスタ３１の最上位
ビツトの位置を示すポインタ３３の内容をリセツ
ト信号３９を用いてリセツトする。次にレジスタ
３１の内容をシフトする場合、外部からのシフト
定数３７とポインタ３３の内容を加算器３４によ
つて加算し、その結果をポインタ３３に書き込
み、かつデコーダ３５に入力する。デコーダ３５
は加算器３４の結果をデコードし、シフト制御信
号３８としてバレルシフタ３２へ出力する。そし
て、レジスタ３１の内容をバレルシフタ３２に入
力し、シフト制御信号３８に従つてパルス３６に
出力する。
て、以下その動作について説明する。まず、レジ
スタ３１にデータを蓄える場合、バス３６からデ
ータを取込み、同時にそのレジスタ３１の最上位
ビツトの位置を示すポインタ３３の内容をリセツ
ト信号３９を用いてリセツトする。次にレジスタ
３１の内容をシフトする場合、外部からのシフト
定数３７とポインタ３３の内容を加算器３４によ
つて加算し、その結果をポインタ３３に書き込
み、かつデコーダ３５に入力する。デコーダ３５
は加算器３４の結果をデコードし、シフト制御信
号３８としてバレルシフタ３２へ出力する。そし
て、レジスタ３１の内容をバレルシフタ３２に入
力し、シフト制御信号３８に従つてパルス３６に
出力する。
本実施例によれば、レジスタの最上位ビツトの
位置を示すポインタの内容とシフト定数を加算す
ることにより、レジストの内容を任意ビツト数シ
フトすることができ、単一の処理単位で動作が完
了する。さらにシフト量を順次一定量ずつ増加さ
せることができる。
位置を示すポインタの内容とシフト定数を加算す
ることにより、レジストの内容を任意ビツト数シ
フトすることができ、単一の処理単位で動作が完
了する。さらにシフト量を順次一定量ずつ増加さ
せることができる。
発明の効果
以上のように本発明によれば、レジスタの最上
位ビツトの位置を示すポインタと、その内容とシ
フト定数を加算する加算器を備えることにより、
単一の処理単位で、レジスタの内容を任意ビツト
数シフトすることができ、さらにシフト量を順次
一定量ずつ増加させることができ、その実用的効
果は大なるものがある。
位ビツトの位置を示すポインタと、その内容とシ
フト定数を加算する加算器を備えることにより、
単一の処理単位で、レジスタの内容を任意ビツト
数シフトすることができ、さらにシフト量を順次
一定量ずつ増加させることができ、その実用的効
果は大なるものがある。
第１図は従来のシフトレジスタ回路図、第２図
は従来のバレルシフタ回路図、第３図は本発明の
一実施例におけるブロツク構成図である。 ３１……レジスタ、３２……バレルシフタ、３
３……ポインタ、３４……加算器、３５……デコ
ーダ、３６……バス、３７……シフト定数、３８
……シフト制御信号、３９……リセツト信号。
は従来のバレルシフタ回路図、第３図は本発明の
一実施例におけるブロツク構成図である。 ３１……レジスタ、３２……バレルシフタ、３
３……ポインタ、３４……加算器、３５……デコ
ーダ、３６……バス、３７……シフト定数、３８
……シフト制御信号、３９……リセツト信号。
Claims (1)
- １ データを蓄えるレジスタと、上記レジスタビ
ツト位置を示すポインタと、上記レジスタの内容
を入力として任意ビツト数シフトして外部に出力
するバレルシフタと、シフトすべきシフト定数と
上記ポインタの内容を加算する加算器と、上記加
算器の出力をデコードして上記バレルシフタにシ
フト制御信号を出力するデコーダとを有し、上記
ポインタの内容を上記加算器の出力により更新す
るようにしたことを特徴とするレジスタ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913982A JPS5957339A (ja) | 1982-09-27 | 1982-09-27 | レジスタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913982A JPS5957339A (ja) | 1982-09-27 | 1982-09-27 | レジスタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957339A JPS5957339A (ja) | 1984-04-02 |
| JPH0234053B2 true JPH0234053B2 (ja) | 1990-08-01 |
Family
ID=15881005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16913982A Granted JPS5957339A (ja) | 1982-09-27 | 1982-09-27 | レジスタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957339A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211179A3 (en) * | 1985-06-28 | 1990-09-05 | Hewlett-Packard Company | Apparatus for performing variable shift |
| US6263420B1 (en) * | 1997-09-17 | 2001-07-17 | Sony Corporation | Digital signal processor particularly suited for decoding digital audio |
| JP5505083B2 (ja) * | 2010-05-25 | 2014-05-28 | 富士通株式会社 | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143637A (en) * | 1981-03-03 | 1982-09-04 | Toshiba Corp | Multibit shift circuit |
-
1982
- 1982-09-27 JP JP16913982A patent/JPS5957339A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143637A (en) * | 1981-03-03 | 1982-09-04 | Toshiba Corp | Multibit shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957339A (ja) | 1984-04-02 |
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