JPS6336572B2 - - Google Patents
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- Publication number
- JPS6336572B2 JPS6336572B2 JP55000404A JP40480A JPS6336572B2 JP S6336572 B2 JPS6336572 B2 JP S6336572B2 JP 55000404 A JP55000404 A JP 55000404A JP 40480 A JP40480 A JP 40480A JP S6336572 B2 JPS6336572 B2 JP S6336572B2
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- JP
- Japan
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- difference
- coefficient
- ram
- filter
- rom
- Prior art date
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- 238000005070 sampling Methods 0.000 description 5
- 125000004122 cyclic group Chemical group 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Complex Calculations (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
この発明はフイルタの構成要素中の乗算器にお
ける乗算係数のビツト数を低減するために係数間
の差分を新しく係数として用いるデイジタルフイ
ルタに関する。
ける乗算係数のビツト数を低減するために係数間
の差分を新しく係数として用いるデイジタルフイ
ルタに関する。
従来のこの種のデイジタルフイルタにおいては
伝達関数をH(Z)=N 〓n=0 hoZ-nとした時差分係数と
して△n=ho−ho-1を用いている。ここでhoはフ
イルタの重み係数、Z=ej〓Tでω=2π、は周
波数、Tは標本化周期である。しかしこの差分係
数△nは帯域通過フイルタ(BPF)や高域通過
フイルタ(HPF)においては小さくならず、係
数語長を低減することはできない。
伝達関数をH(Z)=N 〓n=0 hoZ-nとした時差分係数と
して△n=ho−ho-1を用いている。ここでhoはフ
イルタの重み係数、Z=ej〓Tでω=2π、は周
波数、Tは標本化周期である。しかしこの差分係
数△nは帯域通過フイルタ(BPF)や高域通過
フイルタ(HPF)においては小さくならず、係
数語長を低減することはできない。
この発明の目的は帯域通過フイルタや高域通過
フイルタにおいても乗算器の係数語長を低減する
ことができる差分係数デイジタルフイルタを提供
することにある。この発明によれば係数hoを小さ
い順に並べ、その結果をh〜n(m=0…N)とし
た時、△〜n=h〜n−h〜n-1を新しい差分係数として
用いる。
フイルタにおいても乗算器の係数語長を低減する
ことができる差分係数デイジタルフイルタを提供
することにある。この発明によれば係数hoを小さ
い順に並べ、その結果をh〜n(m=0…N)とし
た時、△〜n=h〜n−h〜n-1を新しい差分係数として
用いる。
以下にこの発明によるデイジタルフイルタを詳
細に説明する。デイジタルフイルタには巡回型と
非巡回型とがある。以下は主に非巡回型について
説明する。しかし巡回型フイルタにも全く同様に
この発明も適用できる。
細に説明する。デイジタルフイルタには巡回型と
非巡回型とがある。以下は主に非巡回型について
説明する。しかし巡回型フイルタにも全く同様に
この発明も適用できる。
非巡回型フイルタの伝達関数は一般に(1)式で表
わされる。
わされる。
H(Z)=N
〓n=0
hoZ-n ……(1)
ここでZ=ej〓T
hoはフイルタの重み係数であると同時に有限の
インパルス応答でもある。|H(Z)|とhoの関係
を低域通過フイルタ(LPF)、帯域通過フイルタ
及び高域通過フイルタの場合について第1図に示
す。第1図Aに示す特性の低域通過フイルタの重
み係数hoは第1図aに示すようにそのnの変化に
対し同一符号で漸次変化している。従つて差分係
数△o=ho−ho-1は小さいものとなる。しかし第
1図Bに示す特性の帯域通過フイルタの重み係数
hoは第1図bに示すようになる。その重み係数ho
はnの1つおきになるためその差分係数△oは小
さくならない。また第1図Cに示す特性の高域通
過フイルタの重み係数hoは第1図cに示すように
なりnについて隣接するものは符号が反転してい
る。従つてその差分係数△oはhoよりも大きなも
のとなつてしまう。
インパルス応答でもある。|H(Z)|とhoの関係
を低域通過フイルタ(LPF)、帯域通過フイルタ
及び高域通過フイルタの場合について第1図に示
す。第1図Aに示す特性の低域通過フイルタの重
み係数hoは第1図aに示すようにそのnの変化に
対し同一符号で漸次変化している。従つて差分係
数△o=ho−ho-1は小さいものとなる。しかし第
1図Bに示す特性の帯域通過フイルタの重み係数
hoは第1図bに示すようになる。その重み係数ho
はnの1つおきになるためその差分係数△oは小
さくならない。また第1図Cに示す特性の高域通
過フイルタの重み係数hoは第1図cに示すように
なりnについて隣接するものは符号が反転してい
る。従つてその差分係数△oはhoよりも大きなも
のとなつてしまう。
hoの絶対値をその大きさの値に並べ替えると第
1図A,B及びCに示した特性の低域通過フイル
タ、帯域通過フイルタ及び高域通過フイルタにつ
いてはそれぞれ第2図a,b及びcに示すように
なる。この並べ替えたhoを新たに大きさの小さい
順にh〜n(m=0……N)とすると、この重み係
数の隣接番号のものとの差、即ちh〜nとh〜n-1との
差は何れの特性のものも必ず小さいものとなる。
1図A,B及びCに示した特性の低域通過フイル
タ、帯域通過フイルタ及び高域通過フイルタにつ
いてはそれぞれ第2図a,b及びcに示すように
なる。この並べ替えたhoを新たに大きさの小さい
順にh〜n(m=0……N)とすると、この重み係
数の隣接番号のものとの差、即ちh〜nとh〜n-1との
差は何れの特性のものも必ず小さいものとなる。
ここでは先に述べたように非巡回型フイルタを
例としており、これは例えば第3図に示すように
構成される。即ち入力端子11からの入力信号x
はその標本化周期Tの遅延回路12の直列回路へ
供給される。その各遅延回路12の入出力側の信
号はそれぞれ乗算器13で重み係数hが乗算され
て加算器14で加算されて出力端子15に出力y
が得られる。入力端子11に近い順に乗算器13
の重み係数をh0,h1……hNとする。この非巡回型
フイルタの伝達関数H(Z)は(1)式で与えられ入
力信号をx(n)、出力信号をy(n)とすると y(n)=N 〓i=0 hix(n−i) ……(2) となる。重み係数hiの代りに先に定義した重み係
数hiを用いて(2)式を書き換えると y(n)=N 〓i=0 h〜ix*(n−i) ……(3) となる。ただしx〜*(n−i)はh〜iに対応するx
(n−j)(j=0……N)に、h〜iに対応するhjの
符号を乗じたものである。
例としており、これは例えば第3図に示すように
構成される。即ち入力端子11からの入力信号x
はその標本化周期Tの遅延回路12の直列回路へ
供給される。その各遅延回路12の入出力側の信
号はそれぞれ乗算器13で重み係数hが乗算され
て加算器14で加算されて出力端子15に出力y
が得られる。入力端子11に近い順に乗算器13
の重み係数をh0,h1……hNとする。この非巡回型
フイルタの伝達関数H(Z)は(1)式で与えられ入
力信号をx(n)、出力信号をy(n)とすると y(n)=N 〓i=0 hix(n−i) ……(2) となる。重み係数hiの代りに先に定義した重み係
数hiを用いて(2)式を書き換えると y(n)=N 〓i=0 h〜ix*(n−i) ……(3) となる。ただしx〜*(n−i)はh〜iに対応するx
(n−j)(j=0……N)に、h〜iに対応するhjの
符号を乗じたものである。
△〜i=h〜i−h〜i-1 ……(4)
とすると(3)式は次の(5)式のように書ける。
y(n)=N
〓i=0
△〜iu(n−i) ……(5)
ここで
u(n−i)=N
〓i=0
x〜*(n−j) ……(6)
ただし△〜0=h〜0である。u(n−i)においてhj
が負数の時は対応するx(n−j)の符号を反転
して(6)式の計算を行う。
が負数の時は対応するx(n−j)の符号を反転
して(6)式の計算を行う。
次に(5)式を演算する回路の構成例を第4図を参
照して説明する。入力端子11からの入力信号x
(n)は読み書き可能なメモリ(以下RAMと記
す)に書込まれ、その後前記重み係数のhoとh〜n
との番号の付け替え順に応じて読出される。この
例ではそのために二つのRAM16,17が設け
られこれらに対し入力信号x(n)は交互に書込
まれると同時にその時書込まれるRAMに対し、
他方のRAMの内容中の最も古いものを除いたも
のがそのRAMに転送される。このRAM16,
17は交互に読出されるがその読出しの際の順番
はhoとh〜nとの番号との関係とされ、つまりnの
順に書込まれmの順に読出される。この関係はフ
イルタ特性が決まると、第1図及び第2図に示し
たことから理解されるように自動的に決まつてし
まう。例えば読出し専用メモリ(以下ROMと記
す)18のアドレスmにアドレスnを記憶してお
きRAM16,17の読出しはこのROMから読
出されたアドレスnによりアドレス指令されて行
われる。
照して説明する。入力端子11からの入力信号x
(n)は読み書き可能なメモリ(以下RAMと記
す)に書込まれ、その後前記重み係数のhoとh〜n
との番号の付け替え順に応じて読出される。この
例ではそのために二つのRAM16,17が設け
られこれらに対し入力信号x(n)は交互に書込
まれると同時にその時書込まれるRAMに対し、
他方のRAMの内容中の最も古いものを除いたも
のがそのRAMに転送される。このRAM16,
17は交互に読出されるがその読出しの際の順番
はhoとh〜nとの番号との関係とされ、つまりnの
順に書込まれmの順に読出される。この関係はフ
イルタ特性が決まると、第1図及び第2図に示し
たことから理解されるように自動的に決まつてし
まう。例えば読出し専用メモリ(以下ROMと記
す)18のアドレスmにアドレスnを記憶してお
きRAM16,17の読出しはこのROMから読
出されたアドレスnによりアドレス指令されて行
われる。
更に差分重み係数△〜i及び前記x〜*(n−i)に
対し乗じられた符号がアドレスをROM18と共
通したROM19に記憶される。RAM16,1
7に対し書込まれる信号を選択するセレクタ2
1,22、RAM16,17に与えるアドレス信
号を選択するセレクタ23,24、及びRAM1
6,17から読み出された信号を選択するセレク
タ25がそれぞれ設けられる。ROM18及び1
9はカウンタ26の計数内容をアドレスとして与
えられる。いま入力端子11からの入力信号x
(n)がRAM16に格納される。RAM16内に
おいて入力信号x(n−i),i=0,1……Nが
各々アドレスN,N−1,……0の位置に格納さ
れている。このRAM16にROM18の出力が
セレクタ23を通じてアドレス信号として与えら
れRAM16内のx(n)が並びかえられてx〓(m)
として読出される。そのx〓(m)はセレクタ25
を介して乗算器27に入力すると同時にセレクタ
22を介してRAM17へ供給される。その時
ROM18の出力が+1加算回路28で+1され
てセレクタ24を通じてRAM17へアドレス信
号として与えられそのアドレス位置にRAM16
から読出されたデータが書込まれる。乗算器27
ではx〓(m)にROM19から読出された符号が乗
じられてx〓*(m)が得られる。その信号は加算器
29で遅延器31の出力と加算されて遅延器31
へ入力される。遅延器31の遅延量は入力信号x
(n)の標本化周期TをN+1で割つた値D1に選
定される。加算器29、遅延器31は累積加算器
32を構成しその出力にはx〓*(m)の累積加算u
(n−i)が得られる。このu(n−i)とROM
19から読出されるΔ〓iとが乗算器33で乗じられ
て加算器34へ供給される。加算器34では遅延
器35の出力と加算されその加算結果は遅延器3
5へ供給されて累積加算が行われる。加算器34
及び遅延器35で累積加算器36が構成される。
遅延器35の遅延量は遅延器31のそれと等しく
選定される。累積加算器36に入力されるΔ〓iu
(n−i)をi=0〜Nに渡つて和を求めること
によりy(n)が得られる。このときスイツチ3
7を閉じてその出力y(n)を出力端子15に取
出す。スイツチ37をオンにする周期は入力信号
x(n)の標本化周期Tと等しくなる。
対し乗じられた符号がアドレスをROM18と共
通したROM19に記憶される。RAM16,1
7に対し書込まれる信号を選択するセレクタ2
1,22、RAM16,17に与えるアドレス信
号を選択するセレクタ23,24、及びRAM1
6,17から読み出された信号を選択するセレク
タ25がそれぞれ設けられる。ROM18及び1
9はカウンタ26の計数内容をアドレスとして与
えられる。いま入力端子11からの入力信号x
(n)がRAM16に格納される。RAM16内に
おいて入力信号x(n−i),i=0,1……Nが
各々アドレスN,N−1,……0の位置に格納さ
れている。このRAM16にROM18の出力が
セレクタ23を通じてアドレス信号として与えら
れRAM16内のx(n)が並びかえられてx〓(m)
として読出される。そのx〓(m)はセレクタ25
を介して乗算器27に入力すると同時にセレクタ
22を介してRAM17へ供給される。その時
ROM18の出力が+1加算回路28で+1され
てセレクタ24を通じてRAM17へアドレス信
号として与えられそのアドレス位置にRAM16
から読出されたデータが書込まれる。乗算器27
ではx〓(m)にROM19から読出された符号が乗
じられてx〓*(m)が得られる。その信号は加算器
29で遅延器31の出力と加算されて遅延器31
へ入力される。遅延器31の遅延量は入力信号x
(n)の標本化周期TをN+1で割つた値D1に選
定される。加算器29、遅延器31は累積加算器
32を構成しその出力にはx〓*(m)の累積加算u
(n−i)が得られる。このu(n−i)とROM
19から読出されるΔ〓iとが乗算器33で乗じられ
て加算器34へ供給される。加算器34では遅延
器35の出力と加算されその加算結果は遅延器3
5へ供給されて累積加算が行われる。加算器34
及び遅延器35で累積加算器36が構成される。
遅延器35の遅延量は遅延器31のそれと等しく
選定される。累積加算器36に入力されるΔ〓iu
(n−i)をi=0〜Nに渡つて和を求めること
によりy(n)が得られる。このときスイツチ3
7を閉じてその出力y(n)を出力端子15に取
出す。スイツチ37をオンにする周期は入力信号
x(n)の標本化周期Tと等しくなる。
入力端子11からの次の入力信号x(n+1)
はセレクタ22を介してRAM17のアドレスN
に書込まれる。RAM17には先のステツプにお
いてRAM16から読出された信号x(n−i),
i=0,1,2……N−1が各々アドレスN−
1,N−2……0の位置に格納されている。この
RAM17がROM18の読出し出力をアドレス
として読出されx〓(m+1)としてセレクタ25
を介して乗算器27へ供給されてROM19から
読出された符号と乗算されてx〓*(m+1)とされ
る。また同時にRAM17の出力はセレクタ21
を通じてRAM16へ供給されROM18の出力
が加算回路28で+1され、更にセレクタ23を
通じてRAM16へ与えられて指定されアドレス
位置に対する書込みが行われる。x〓*(m+1)は
累積加算器32で累積加算されてu(n+1−i)
が得られ、これがROM19よりの差分係数Δ〓iと
乗算され、更に累積加算器36で累積加算され
る。その出力としてy(n+1)がスイツチ37
を通じて端子15に取出される。
はセレクタ22を介してRAM17のアドレスN
に書込まれる。RAM17には先のステツプにお
いてRAM16から読出された信号x(n−i),
i=0,1,2……N−1が各々アドレスN−
1,N−2……0の位置に格納されている。この
RAM17がROM18の読出し出力をアドレス
として読出されx〓(m+1)としてセレクタ25
を介して乗算器27へ供給されてROM19から
読出された符号と乗算されてx〓*(m+1)とされ
る。また同時にRAM17の出力はセレクタ21
を通じてRAM16へ供給されROM18の出力
が加算回路28で+1され、更にセレクタ23を
通じてRAM16へ与えられて指定されアドレス
位置に対する書込みが行われる。x〓*(m+1)は
累積加算器32で累積加算されてu(n+1−i)
が得られ、これがROM19よりの差分係数Δ〓iと
乗算され、更に累積加算器36で累積加算され
る。その出力としてy(n+1)がスイツチ37
を通じて端子15に取出される。
以下同様のことが行われる。以上の説明から理
解されるようにセレクタ21〜25は入力信号x
(n)の標本化周期Tで切替えられ、カウンタ2
6に与えられるクロツクの周期はTをN+1で割
つたものでありカウンタ26はNでフルカウント
になるものである。なお従来の差分係数方式にお
いても前記係数の並べかえを行わないが入力信号
を累積加算したものに差分係数を乗算しその出力
を更に累積加算して出力を得ることはこの発明に
おける処理と同様である。
解されるようにセレクタ21〜25は入力信号x
(n)の標本化周期Tで切替えられ、カウンタ2
6に与えられるクロツクの周期はTをN+1で割
つたものでありカウンタ26はNでフルカウント
になるものである。なお従来の差分係数方式にお
いても前記係数の並べかえを行わないが入力信号
を累積加算したものに差分係数を乗算しその出力
を更に累積加算して出力を得ることはこの発明に
おける処理と同様である。
第4図に示した構成の場合は従来のものに比べ
てRAMとROMとが1個ずつ増えているが、こ
の二重RAM方式は装置の高速化が可能となる。
即ち1個のx(n)に対してRAM16又は17
においては読出しまたは書込みのみでよい。また
ROMは差分係数Δ〓iのビツト数が従来のものより
も減少するからROM18,19の全体としては
差は従来よりも大きなものにはならない。ROM
18,19は一つのROMとして構成してもよ
い。以上のように高速化を考慮した時はROM及
びRAMにおいて従来と差はなく、反面乗算器3
3においては乗数のビツト数が低減されるから乗
算器が簡単になり全体のハードウエアの大きさと
価格を低減することができる。勿論RAMを二重
化しなくてもよい。その場合は速度が遅くなるが
構成は簡単になる。乗算器27は符号、いわゆる
サインビツトをセレクタ25の出力に付加するだ
けである。先に述べたように非巡回型でなく巡回
型フイルタでも(2)式に示すように乗算したものを
加算する型式に書ける場合はこの発明を適用する
ことができる。
てRAMとROMとが1個ずつ増えているが、こ
の二重RAM方式は装置の高速化が可能となる。
即ち1個のx(n)に対してRAM16又は17
においては読出しまたは書込みのみでよい。また
ROMは差分係数Δ〓iのビツト数が従来のものより
も減少するからROM18,19の全体としては
差は従来よりも大きなものにはならない。ROM
18,19は一つのROMとして構成してもよ
い。以上のように高速化を考慮した時はROM及
びRAMにおいて従来と差はなく、反面乗算器3
3においては乗数のビツト数が低減されるから乗
算器が簡単になり全体のハードウエアの大きさと
価格を低減することができる。勿論RAMを二重
化しなくてもよい。その場合は速度が遅くなるが
構成は簡単になる。乗算器27は符号、いわゆる
サインビツトをセレクタ25の出力に付加するだ
けである。先に述べたように非巡回型でなく巡回
型フイルタでも(2)式に示すように乗算したものを
加算する型式に書ける場合はこの発明を適用する
ことができる。
第1図はフイルタの振幅特性及びその重み係数
の例を示す図、第2図は第1図の重み係数の絶対
値を大きさの順に並び換えた状態を示す図、第3
図は非巡回型フイルタの例を示す構成図、第4図
はこの発明よるデイジタルフイルタの構成例を示
すブロツク図である。 11:入力端子、15:出力端子、16,1
7:RAM、18,19:ROM、21〜25:
セレクタ、26:カウンタ、28:+1加算回
路、32,36:累積加算器。
の例を示す図、第2図は第1図の重み係数の絶対
値を大きさの順に並び換えた状態を示す図、第3
図は非巡回型フイルタの例を示す構成図、第4図
はこの発明よるデイジタルフイルタの構成例を示
すブロツク図である。 11:入力端子、15:出力端子、16,1
7:RAM、18,19:ROM、21〜25:
セレクタ、26:カウンタ、28:+1加算回
路、32,36:累積加算器。
Claims (1)
- 【特許請求の範囲】 1 一定周期で標本化されると共に2進化された
入力信号が順次供給されその複数の標本値が記憶
される読み書き可能な第1メモリと、 大きさの順に並べたフイルタの重み係数の絶対
値の隣接相互の差値より成る差分重み係数及び上
記各重み係数の符号が記憶された第2メモリと、 上記第1メモリに記憶された入力信号を、対応
する上記重み係数の絶対値の大きさの順と同じ順
で読出す手段と、 その読出された信号に上記記憶された符号の対
応するものを付ける手段と、 その符号が付けられた信号を累積加算する第1
累積加算器と、 その累積加算出力に上記記憶されている差分重
み係数の対応するものを乗算する乗算器と、 その乗算出力を累積加算して波出力を得る第
2累積加算器とを具備する差分係数デイジタルフ
イルタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40480A JPS5698022A (en) | 1980-01-07 | 1980-01-07 | Difference coefficient digital filter |
US06/221,808 US4388693A (en) | 1980-01-07 | 1980-12-31 | Non-recursive digital filter |
DE8181100053T DE3172561D1 (de) | 1980-01-07 | 1981-01-07 | Non-recursive digital filter |
EP81100053A EP0034241B1 (en) | 1980-01-07 | 1981-01-07 | Non-recursive digital filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40480A JPS5698022A (en) | 1980-01-07 | 1980-01-07 | Difference coefficient digital filter |
Publications (2)
Publication Number | Publication Date |
---|---|
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