JPS6336572B2 - - Google Patents
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- Publication number
- JPS6336572B2 JPS6336572B2 JP55000404A JP40480A JPS6336572B2 JP S6336572 B2 JPS6336572 B2 JP S6336572B2 JP 55000404 A JP55000404 A JP 55000404A JP 40480 A JP40480 A JP 40480A JP S6336572 B2 JPS6336572 B2 JP S6336572B2
- Authority
- JP
- Japan
- Prior art keywords
- difference
- coefficient
- ram
- filter
- rom
- Prior art date
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Links
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- 125000002015 acyclic group Chemical group 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 125000004122 cyclic group Chemical group 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Complex Calculations (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
この発明はフイルタの構成要素中の乗算器にお
ける乗算係数のビツト数を低減するために係数間
の差分を新しく係数として用いるデイジタルフイ
ルタに関する。
ける乗算係数のビツト数を低減するために係数間
の差分を新しく係数として用いるデイジタルフイ
ルタに関する。
従来のこの種のデイジタルフイルタにおいては
伝達関数をＨ（Ｚ）＝N 〓n=0 hoZ-nとした時差分係数と
して△ｎ＝ho−ho-1を用いている。ここでhoはフ
イルタの重み係数、Ｚ＝ej〓Tでω＝2π、は周
波数、Ｔは標本化周期である。しかしこの差分係
数△ｎは帯域通過フイルタ（BPF）や高域通過
フイルタ（HPF）においては小さくならず、係
数語長を低減することはできない。
伝達関数をＨ（Ｚ）＝N 〓n=0 hoZ-nとした時差分係数と
して△ｎ＝ho−ho-1を用いている。ここでhoはフ
イルタの重み係数、Ｚ＝ej〓Tでω＝2π、は周
波数、Ｔは標本化周期である。しかしこの差分係
数△ｎは帯域通過フイルタ（BPF）や高域通過
フイルタ（HPF）においては小さくならず、係
数語長を低減することはできない。
この発明の目的は帯域通過フイルタや高域通過
フイルタにおいても乗算器の係数語長を低減する
ことができる差分係数デイジタルフイルタを提供
することにある。この発明によれば係数hoを小さ
い順に並べ、その結果をｈ〜n（ｍ＝０…Ｎ）とし
た時、△〜n＝ｈ〜n−ｈ〜n-1を新しい差分係数として
用いる。
フイルタにおいても乗算器の係数語長を低減する
ことができる差分係数デイジタルフイルタを提供
することにある。この発明によれば係数hoを小さ
い順に並べ、その結果をｈ〜n（ｍ＝０…Ｎ）とし
た時、△〜n＝ｈ〜n−ｈ〜n-1を新しい差分係数として
用いる。
以下にこの発明によるデイジタルフイルタを詳
細に説明する。デイジタルフイルタには巡回型と
非巡回型とがある。以下は主に非巡回型について
説明する。しかし巡回型フイルタにも全く同様に
この発明も適用できる。
細に説明する。デイジタルフイルタには巡回型と
非巡回型とがある。以下は主に非巡回型について
説明する。しかし巡回型フイルタにも全く同様に
この発明も適用できる。
非巡回型フイルタの伝達関数は一般に(1)式で表
わされる。
わされる。
Ｈ（Ｚ）＝N
〓n=0
hoZ-n ……(1)
ここでＺ＝ej〓T
hoはフイルタの重み係数であると同時に有限の
インパルス応答でもある。｜Ｈ（Ｚ）｜とhoの関係
を低域通過フイルタ（LPF）、帯域通過フイルタ
及び高域通過フイルタの場合について第１図に示
す。第１図Ａに示す特性の低域通過フイルタの重
み係数hoは第１図ａに示すようにそのｎの変化に
対し同一符号で漸次変化している。従つて差分係
数△o＝ho−ho-1は小さいものとなる。しかし第
１図Ｂに示す特性の帯域通過フイルタの重み係数
hoは第１図ｂに示すようになる。その重み係数ho
はｎの１つおきになるためその差分係数△oは小
さくならない。また第１図Ｃに示す特性の高域通
過フイルタの重み係数hoは第１図ｃに示すように
なりｎについて隣接するものは符号が反転してい
る。従つてその差分係数△oはhoよりも大きなも
のとなつてしまう。
インパルス応答でもある。｜Ｈ（Ｚ）｜とhoの関係
を低域通過フイルタ（LPF）、帯域通過フイルタ
及び高域通過フイルタの場合について第１図に示
す。第１図Ａに示す特性の低域通過フイルタの重
み係数hoは第１図ａに示すようにそのｎの変化に
対し同一符号で漸次変化している。従つて差分係
数△o＝ho−ho-1は小さいものとなる。しかし第
１図Ｂに示す特性の帯域通過フイルタの重み係数
hoは第１図ｂに示すようになる。その重み係数ho
はｎの１つおきになるためその差分係数△oは小
さくならない。また第１図Ｃに示す特性の高域通
過フイルタの重み係数hoは第１図ｃに示すように
なりｎについて隣接するものは符号が反転してい
る。従つてその差分係数△oはhoよりも大きなも
のとなつてしまう。
hoの絶対値をその大きさの値に並べ替えると第
１図Ａ，Ｂ及びＣに示した特性の低域通過フイル
タ、帯域通過フイルタ及び高域通過フイルタにつ
いてはそれぞれ第２図ａ，ｂ及びｃに示すように
なる。この並べ替えたhoを新たに大きさの小さい
順にｈ〜n（ｍ＝０……Ｎ）とすると、この重み係
数の隣接番号のものとの差、即ちｈ〜nとｈ〜n-1との
差は何れの特性のものも必ず小さいものとなる。
１図Ａ，Ｂ及びＣに示した特性の低域通過フイル
タ、帯域通過フイルタ及び高域通過フイルタにつ
いてはそれぞれ第２図ａ，ｂ及びｃに示すように
なる。この並べ替えたhoを新たに大きさの小さい
順にｈ〜n（ｍ＝０……Ｎ）とすると、この重み係
数の隣接番号のものとの差、即ちｈ〜nとｈ〜n-1との
差は何れの特性のものも必ず小さいものとなる。
ここでは先に述べたように非巡回型フイルタを
例としており、これは例えば第３図に示すように
構成される。即ち入力端子１１からの入力信号ｘ
はその標本化周期Ｔの遅延回路１２の直列回路へ
供給される。その各遅延回路１２の入出力側の信
号はそれぞれ乗算器１３で重み係数ｈが乗算され
て加算器１４で加算されて出力端子１５に出力ｙ
が得られる。入力端子１１に近い順に乗算器１３
の重み係数をh0，h1……hNとする。この非巡回型
フイルタの伝達関数Ｈ（Ｚ）は(1)式で与えられ入
力信号をｘ（ｎ）、出力信号をｙ（ｎ）とすると ｙ（ｎ）＝N 〓i=0 hiｘ（ｎ−ｉ） ……(2) となる。重み係数hiの代りに先に定義した重み係
数hiを用いて(2)式を書き換えると ｙ（ｎ）＝N 〓i=0 ｈ〜ix*（ｎ−ｉ） ……(3) となる。ただしｘ〜*（ｎ−ｉ）はｈ〜iに対応するｘ
（ｎ−ｊ）（ｊ＝０……Ｎ）に、ｈ〜iに対応するhjの
符号を乗じたものである。
例としており、これは例えば第３図に示すように
構成される。即ち入力端子１１からの入力信号ｘ
はその標本化周期Ｔの遅延回路１２の直列回路へ
供給される。その各遅延回路１２の入出力側の信
号はそれぞれ乗算器１３で重み係数ｈが乗算され
て加算器１４で加算されて出力端子１５に出力ｙ
が得られる。入力端子１１に近い順に乗算器１３
の重み係数をh0，h1……hNとする。この非巡回型
フイルタの伝達関数Ｈ（Ｚ）は(1)式で与えられ入
力信号をｘ（ｎ）、出力信号をｙ（ｎ）とすると ｙ（ｎ）＝N 〓i=0 hiｘ（ｎ−ｉ） ……(2) となる。重み係数hiの代りに先に定義した重み係
数hiを用いて(2)式を書き換えると ｙ（ｎ）＝N 〓i=0 ｈ〜ix*（ｎ−ｉ） ……(3) となる。ただしｘ〜*（ｎ−ｉ）はｈ〜iに対応するｘ
（ｎ−ｊ）（ｊ＝０……Ｎ）に、ｈ〜iに対応するhjの
符号を乗じたものである。
△〜i＝ｈ〜i−ｈ〜i-1 ……(4)
とすると(3)式は次の(5)式のように書ける。
ｙ（ｎ）＝N
〓i=0
△〜iｕ（ｎ−ｉ） ……(5)
ここで
ｕ（ｎ−ｉ）＝N
〓i=0
ｘ〜*（ｎ−ｊ） ……(6)
ただし△〜0＝ｈ〜0である。ｕ（ｎ−ｉ）においてhj
が負数の時は対応するｘ（ｎ−ｊ）の符号を反転
して(6)式の計算を行う。
が負数の時は対応するｘ（ｎ−ｊ）の符号を反転
して(6)式の計算を行う。
次に(5)式を演算する回路の構成例を第４図を参
照して説明する。入力端子１１からの入力信号ｘ
（ｎ）は読み書き可能なメモリ（以下RAMと記
す）に書込まれ、その後前記重み係数のhoとｈ〜n
との番号の付け替え順に応じて読出される。この
例ではそのために二つのRAM１６，１７が設け
られこれらに対し入力信号ｘ（ｎ）は交互に書込
まれると同時にその時書込まれるRAMに対し、
他方のRAMの内容中の最も古いものを除いたも
のがそのRAMに転送される。このRAM１６，
１７は交互に読出されるがその読出しの際の順番
はhoとｈ〜nとの番号との関係とされ、つまりｎの
順に書込まれｍの順に読出される。この関係はフ
イルタ特性が決まると、第１図及び第２図に示し
たことから理解されるように自動的に決まつてし
まう。例えば読出し専用メモリ（以下ROMと記
す）１８のアドレスｍにアドレスｎを記憶してお
きRAM１６，１７の読出しはこのROMから読
出されたアドレスｎによりアドレス指令されて行
われる。
照して説明する。入力端子１１からの入力信号ｘ
（ｎ）は読み書き可能なメモリ（以下RAMと記
す）に書込まれ、その後前記重み係数のhoとｈ〜n
との番号の付け替え順に応じて読出される。この
例ではそのために二つのRAM１６，１７が設け
られこれらに対し入力信号ｘ（ｎ）は交互に書込
まれると同時にその時書込まれるRAMに対し、
他方のRAMの内容中の最も古いものを除いたも
のがそのRAMに転送される。このRAM１６，
１７は交互に読出されるがその読出しの際の順番
はhoとｈ〜nとの番号との関係とされ、つまりｎの
順に書込まれｍの順に読出される。この関係はフ
イルタ特性が決まると、第１図及び第２図に示し
たことから理解されるように自動的に決まつてし
まう。例えば読出し専用メモリ（以下ROMと記
す）１８のアドレスｍにアドレスｎを記憶してお
きRAM１６，１７の読出しはこのROMから読
出されたアドレスｎによりアドレス指令されて行
われる。
更に差分重み係数△〜i及び前記ｘ〜*（ｎ−ｉ）に
対し乗じられた符号がアドレスをROM１８と共
通したROM１９に記憶される。RAM１６，１
７に対し書込まれる信号を選択するセレクタ２
１，２２、RAM１６，１７に与えるアドレス信
号を選択するセレクタ２３，２４、及びRAM１
６，１７から読み出された信号を選択するセレク
タ２５がそれぞれ設けられる。ROM１８及び１
９はカウンタ２６の計数内容をアドレスとして与
えられる。いま入力端子１１からの入力信号ｘ
（ｎ）がRAM１６に格納される。RAM１６内に
おいて入力信号ｘ（ｎ−ｉ），ｉ＝０，１……Ｎが
各々アドレスＮ，Ｎ−１，……０の位置に格納さ
れている。このRAM１６にROM１８の出力が
セレクタ２３を通じてアドレス信号として与えら
れRAM１６内のｘ（ｎ）が並びかえられてx〓（ｍ）
として読出される。そのx〓（ｍ）はセレクタ２５
を介して乗算器２７に入力すると同時にセレクタ
２２を介してRAM１７へ供給される。その時
ROM１８の出力が＋１加算回路２８で＋１され
てセレクタ２４を通じてRAM１７へアドレス信
号として与えられそのアドレス位置にRAM１６
から読出されたデータが書込まれる。乗算器２７
ではx〓（ｍ）にROM１９から読出された符号が乗
じられてx〓*（ｍ）が得られる。その信号は加算器
２９で遅延器３１の出力と加算されて遅延器３１
へ入力される。遅延器３１の遅延量は入力信号ｘ
（ｎ）の標本化周期ＴをＮ＋１で割つた値D1に選
定される。加算器２９、遅延器３１は累積加算器
３２を構成しその出力にはx〓*（ｍ）の累積加算ｕ
（ｎ−ｉ）が得られる。このｕ（ｎ−ｉ）とROM
１９から読出されるΔ〓iとが乗算器３３で乗じられ
て加算器３４へ供給される。加算器３４では遅延
器３５の出力と加算されその加算結果は遅延器３
５へ供給されて累積加算が行われる。加算器３４
及び遅延器３５で累積加算器３６が構成される。
遅延器３５の遅延量は遅延器３１のそれと等しく
選定される。累積加算器３６に入力されるΔ〓iｕ
（ｎ−ｉ）をｉ＝０〜Ｎに渡つて和を求めること
によりｙ（ｎ）が得られる。このときスイツチ３
７を閉じてその出力ｙ（ｎ）を出力端子１５に取
出す。スイツチ３７をオンにする周期は入力信号
ｘ（ｎ）の標本化周期Ｔと等しくなる。
対し乗じられた符号がアドレスをROM１８と共
通したROM１９に記憶される。RAM１６，１
７に対し書込まれる信号を選択するセレクタ２
１，２２、RAM１６，１７に与えるアドレス信
号を選択するセレクタ２３，２４、及びRAM１
６，１７から読み出された信号を選択するセレク
タ２５がそれぞれ設けられる。ROM１８及び１
９はカウンタ２６の計数内容をアドレスとして与
えられる。いま入力端子１１からの入力信号ｘ
（ｎ）がRAM１６に格納される。RAM１６内に
おいて入力信号ｘ（ｎ−ｉ），ｉ＝０，１……Ｎが
各々アドレスＮ，Ｎ−１，……０の位置に格納さ
れている。このRAM１６にROM１８の出力が
セレクタ２３を通じてアドレス信号として与えら
れRAM１６内のｘ（ｎ）が並びかえられてx〓（ｍ）
として読出される。そのx〓（ｍ）はセレクタ２５
を介して乗算器２７に入力すると同時にセレクタ
２２を介してRAM１７へ供給される。その時
ROM１８の出力が＋１加算回路２８で＋１され
てセレクタ２４を通じてRAM１７へアドレス信
号として与えられそのアドレス位置にRAM１６
から読出されたデータが書込まれる。乗算器２７
ではx〓（ｍ）にROM１９から読出された符号が乗
じられてx〓*（ｍ）が得られる。その信号は加算器
２９で遅延器３１の出力と加算されて遅延器３１
へ入力される。遅延器３１の遅延量は入力信号ｘ
（ｎ）の標本化周期ＴをＮ＋１で割つた値D1に選
定される。加算器２９、遅延器３１は累積加算器
３２を構成しその出力にはx〓*（ｍ）の累積加算ｕ
（ｎ−ｉ）が得られる。このｕ（ｎ−ｉ）とROM
１９から読出されるΔ〓iとが乗算器３３で乗じられ
て加算器３４へ供給される。加算器３４では遅延
器３５の出力と加算されその加算結果は遅延器３
５へ供給されて累積加算が行われる。加算器３４
及び遅延器３５で累積加算器３６が構成される。
遅延器３５の遅延量は遅延器３１のそれと等しく
選定される。累積加算器３６に入力されるΔ〓iｕ
（ｎ−ｉ）をｉ＝０〜Ｎに渡つて和を求めること
によりｙ（ｎ）が得られる。このときスイツチ３
７を閉じてその出力ｙ（ｎ）を出力端子１５に取
出す。スイツチ３７をオンにする周期は入力信号
ｘ（ｎ）の標本化周期Ｔと等しくなる。
入力端子１１からの次の入力信号ｘ（ｎ＋１）
はセレクタ２２を介してRAM１７のアドレスＮ
に書込まれる。RAM１７には先のステツプにお
いてRAM１６から読出された信号ｘ（ｎ−ｉ），
ｉ＝０，１，２……Ｎ−１が各々アドレスＮ−
１，Ｎ−２……０の位置に格納されている。この
RAM１７がROM１８の読出し出力をアドレス
として読出されx〓（ｍ＋１）としてセレクタ２５
を介して乗算器２７へ供給されてROM１９から
読出された符号と乗算されてx〓*（ｍ＋１）とされ
る。また同時にRAM１７の出力はセレクタ２１
を通じてRAM１６へ供給されROM１８の出力
が加算回路２８で＋１され、更にセレクタ２３を
通じてRAM１６へ与えられて指定されアドレス
位置に対する書込みが行われる。x〓*（ｍ＋１）は
累積加算器３２で累積加算されてｕ（ｎ＋１−ｉ）
が得られ、これがROM１９よりの差分係数Δ〓iと
乗算され、更に累積加算器３６で累積加算され
る。その出力としてｙ（ｎ＋１）がスイツチ３７
を通じて端子１５に取出される。
はセレクタ２２を介してRAM１７のアドレスＮ
に書込まれる。RAM１７には先のステツプにお
いてRAM１６から読出された信号ｘ（ｎ−ｉ），
ｉ＝０，１，２……Ｎ−１が各々アドレスＮ−
１，Ｎ−２……０の位置に格納されている。この
RAM１７がROM１８の読出し出力をアドレス
として読出されx〓（ｍ＋１）としてセレクタ２５
を介して乗算器２７へ供給されてROM１９から
読出された符号と乗算されてx〓*（ｍ＋１）とされ
る。また同時にRAM１７の出力はセレクタ２１
を通じてRAM１６へ供給されROM１８の出力
が加算回路２８で＋１され、更にセレクタ２３を
通じてRAM１６へ与えられて指定されアドレス
位置に対する書込みが行われる。x〓*（ｍ＋１）は
累積加算器３２で累積加算されてｕ（ｎ＋１−ｉ）
が得られ、これがROM１９よりの差分係数Δ〓iと
乗算され、更に累積加算器３６で累積加算され
る。その出力としてｙ（ｎ＋１）がスイツチ３７
を通じて端子１５に取出される。
以下同様のことが行われる。以上の説明から理
解されるようにセレクタ２１〜２５は入力信号ｘ
（ｎ）の標本化周期Ｔで切替えられ、カウンタ２
６に与えられるクロツクの周期はＴをＮ＋１で割
つたものでありカウンタ２６はＮでフルカウント
になるものである。なお従来の差分係数方式にお
いても前記係数の並べかえを行わないが入力信号
を累積加算したものに差分係数を乗算しその出力
を更に累積加算して出力を得ることはこの発明に
おける処理と同様である。
解されるようにセレクタ２１〜２５は入力信号ｘ
（ｎ）の標本化周期Ｔで切替えられ、カウンタ２
６に与えられるクロツクの周期はＴをＮ＋１で割
つたものでありカウンタ２６はＮでフルカウント
になるものである。なお従来の差分係数方式にお
いても前記係数の並べかえを行わないが入力信号
を累積加算したものに差分係数を乗算しその出力
を更に累積加算して出力を得ることはこの発明に
おける処理と同様である。
第４図に示した構成の場合は従来のものに比べ
てRAMとROMとが１個ずつ増えているが、こ
の二重RAM方式は装置の高速化が可能となる。
即ち１個のｘ（ｎ）に対してRAM１６又は１７
においては読出しまたは書込みのみでよい。また
ROMは差分係数Δ〓iのビツト数が従来のものより
も減少するからROM１８，１９の全体としては
差は従来よりも大きなものにはならない。ROM
１８，１９は一つのROMとして構成してもよ
い。以上のように高速化を考慮した時はROM及
びRAMにおいて従来と差はなく、反面乗算器３
３においては乗数のビツト数が低減されるから乗
算器が簡単になり全体のハードウエアの大きさと
価格を低減することができる。勿論RAMを二重
化しなくてもよい。その場合は速度が遅くなるが
構成は簡単になる。乗算器２７は符号、いわゆる
サインビツトをセレクタ２５の出力に付加するだ
けである。先に述べたように非巡回型でなく巡回
型フイルタでも(2)式に示すように乗算したものを
加算する型式に書ける場合はこの発明を適用する
ことができる。
てRAMとROMとが１個ずつ増えているが、こ
の二重RAM方式は装置の高速化が可能となる。
即ち１個のｘ（ｎ）に対してRAM１６又は１７
においては読出しまたは書込みのみでよい。また
ROMは差分係数Δ〓iのビツト数が従来のものより
も減少するからROM１８，１９の全体としては
差は従来よりも大きなものにはならない。ROM
１８，１９は一つのROMとして構成してもよ
い。以上のように高速化を考慮した時はROM及
びRAMにおいて従来と差はなく、反面乗算器３
３においては乗数のビツト数が低減されるから乗
算器が簡単になり全体のハードウエアの大きさと
価格を低減することができる。勿論RAMを二重
化しなくてもよい。その場合は速度が遅くなるが
構成は簡単になる。乗算器２７は符号、いわゆる
サインビツトをセレクタ２５の出力に付加するだ
けである。先に述べたように非巡回型でなく巡回
型フイルタでも(2)式に示すように乗算したものを
加算する型式に書ける場合はこの発明を適用する
ことができる。
第１図はフイルタの振幅特性及びその重み係数
の例を示す図、第２図は第１図の重み係数の絶対
値を大きさの順に並び換えた状態を示す図、第３
図は非巡回型フイルタの例を示す構成図、第４図
はこの発明よるデイジタルフイルタの構成例を示
すブロツク図である。 １１：入力端子、１５：出力端子、１６，１
７：RAM、１８，１９：ROM、２１〜２５：
セレクタ、２６：カウンタ、２８：＋１加算回
路、３２，３６：累積加算器。
の例を示す図、第２図は第１図の重み係数の絶対
値を大きさの順に並び換えた状態を示す図、第３
図は非巡回型フイルタの例を示す構成図、第４図
はこの発明よるデイジタルフイルタの構成例を示
すブロツク図である。 １１：入力端子、１５：出力端子、１６，１
７：RAM、１８，１９：ROM、２１〜２５：
セレクタ、２６：カウンタ、２８：＋１加算回
路、３２，３６：累積加算器。
Claims (1)
- 【特許請求の範囲】 １ 一定周期で標本化されると共に２進化された
入力信号が順次供給されその複数の標本値が記憶
される読み書き可能な第１メモリと、 大きさの順に並べたフイルタの重み係数の絶対
値の隣接相互の差値より成る差分重み係数及び上
記各重み係数の符号が記憶された第２メモリと、 上記第１メモリに記憶された入力信号を、対応
する上記重み係数の絶対値の大きさの順と同じ順
で読出す手段と、 その読出された信号に上記記憶された符号の対
応するものを付ける手段と、 その符号が付けられた信号を累積加算する第１
累積加算器と、 その累積加算出力に上記記憶されている差分重
み係数の対応するものを乗算する乗算器と、 その乗算出力を累積加算して波出力を得る第
２累積加算器とを具備する差分係数デイジタルフ
イルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40480A JPS5698022A (en) | 1980-01-07 | 1980-01-07 | Difference coefficient digital filter |
| US06/221,808 US4388693A (en) | 1980-01-07 | 1980-12-31 | Non-recursive digital filter |
| EP81100053A EP0034241B1 (en) | 1980-01-07 | 1981-01-07 | Non-recursive digital filter |
| DE8181100053T DE3172561D1 (de) | 1980-01-07 | 1981-01-07 | Non-recursive digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40480A JPS5698022A (en) | 1980-01-07 | 1980-01-07 | Difference coefficient digital filter |
Publications (2)
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Family
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|---|---|---|---|
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Citations (2)
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Family Cites Families (4)
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| NL7800406A (nl) * | 1978-01-13 | 1979-07-17 | Philips Nv | Inrichting voor het filteren van gecomprimeerde pulscode gemoduleerde signalen. |
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- 1981-01-07 DE DE8181100053T patent/DE3172561D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333404A (en) * | 1976-09-10 | 1978-03-29 | Kubota Ltd | Centrifugal pump |
| JPS5421153A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Secondary digital filter |
Also Published As
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