JP4445132B2 - 乗算器を用いないデジタルフィルタリング - Google Patents
乗算器を用いないデジタルフィルタリング Download PDFInfo
- Publication number
- JP4445132B2 JP4445132B2 JP2000564296A JP2000564296A JP4445132B2 JP 4445132 B2 JP4445132 B2 JP 4445132B2 JP 2000564296 A JP2000564296 A JP 2000564296A JP 2000564296 A JP2000564296 A JP 2000564296A JP 4445132 B2 JP4445132 B2 JP 4445132B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- filter
- digital
- block
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0614—Non-recursive filters using Delta-modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0227—Measures concerning the coefficients
- H03H17/023—Measures concerning the coefficients reducing the wordlength, the possible values of coefficients
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0227—Measures concerning the coefficients
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
背景
本願発明は、デジタルフィルタリング技術に係り、とりわけ、乗算器の使用を回避しようとするものである。
【0002】
例えば、シグマデルタ変調器により1−bitの信号を発生させるような、高速信号のデシメーション(逓減)を必要とする最先端の出願では、カスケード積分くし型フィルタ(CICフィルタ)が逓減の第1段で使用される。次段には、従来の有限時間インパルス応答(FIR)逓減フィルタが続く。Nごとの逓減とは、N個のデータサンプルごとに一つのサンプルをフィルタが出力することを意味する。各フィルタの出力は、マルチビットであり、N個のデータサンプルを代表する値となる。
【0003】
図1は、3段CICフィルタの公知の実施形態についてのブロックダイアグラムである。このフィルタは入力された信号を係数Nでもって逓減する。図からわかるように、このCICフィルタは複数のアキュムレータ11を第1段とし、この第1段は高速サンプリングクロック15で動作する。次の逓減段は、より低い逓減クロック17でもってサンプルを生成し、N個のサンプルごとに一つのサンプルが出力され、残りのサンプルは出力されない。そして、第3段は、逓減クロックで動作する差分器19からなる。
【0004】
全てのフィルタ係数は1に設定されているので、CICフィルタは乗算器を必要としない。その結果、CICフィルタは(第1段の)加算器の動作速度に依存して制限される速度でもって動作することが可能である。それゆえ、非常に高速な動作を要求されるときに、FIRフィルタの使用を可能ならしめるほどデータレートを十分に低くするためには、第1の逓減段でCICフィルタが使用される。CICフィルタのSIN(X)/X周波数領域特性は、その後のFIRフィルタにより補償しなければならず、このことがFIRフィルタの設計を複雑にしている。非常に初期のころの出願では、CICフィルタの加算器は処理速度を限界付ける要素であった。
【0005】
また、図1の構成はどちらかといえば柔軟性にかけるため、フィルタの変動特性として高速なものを要求されれば、フィルタバンクが必要とされるかもしれない。これは、さらにフィルタの構成を複雑にしてしまう。
1990年11月1日に発行されたIBM技術開示公報vol.33,no.6Bの168頁−171頁に記載された文献”シグマ−デルタ変調出力値を処理するFIRフィルタ”では、128/1に逓減するための2048個のタップを有する逓減フィルタが開示されている。このフィルタは、2048/128もしくは16の加算を必要とする。シグマデルタ変調器の出力は各入力の符号を決定する。加算のステップは、異なる係数のセットごとに128回繰り返されて計算が完了する。最終段で結果を128のサイクルで蓄積する。また、この文献では、2048タップのFIRフィルタの実施も開示されており、入力データのクロック速度でもっとパイプライン処理を行う。128サイクルごとに一つの出力変換が行われ、128の新たな入力サンプルポイントのセットを収集するのにこの時間が必要となる。
1987年6月に発行されたI.E.E.プロシーディングス−G/電子回路とシステムvol.134,no.3の127頁−131頁に記載されたコウバラス氏とタンボウラキス氏による文献”シグマ−デルタ変調出力値を処理するFIRフィルタ”では、
非巡回型デルタ変調(DM)フィルタのためのルックアップテーブルによる実現方法が開示されている。ROMの内容だけを変える同様のフィルタ網によりフィルタの特性が決定され、フィルタ係数の数が最大値を超えないというものである。ROMのN個のアドレス入力は、N個の遅延されたDMサンプルによって制御される。Nチュープルはアドレスを決定し、そこには値Anが記憶されている。
【0006】
概要
それゆえ、本発明の目的は、改良されたフィルタリング技術を提供することである。
【0007】
本発明の一つの観点によれば、前述の目的と他の目的は、フィルタリング装置とフィルタリング方法とにより達成され、1−bitデータサンプルのL(Lは1より大きい。)−bitブロックを受信し、2L個のフィルタ出力値の一つを選択するために1−bitデータサンプルのL−bitブロックを用いる。
【0008】
本発明の他の観点によれば、2L個のフィルタ出力値の一つを選択するために1−bitデータサンプルのL−bitブロックを用いることには、正のフィルタ係数と負のフィルタ係数のとを択一的に選択することより積を求めるべく、L個の1−bitデータサンプルのそれぞれを用い、L個の積を全て加算することにより2L個のフィルタ出力値の一つを発生させることが含まれている。
【0009】
さらに他の本発明の観点によれば、2L個のフィルタ出力値の一つを選択するために1−bitデータサンプルのL−bitブロックを用いることには、2L個のフィルタ出力が蓄積されたアドレス指定可能なメモリに対してアドレス指定すべく、1−bitデータサンプルのL−bitブロックを用いることが含まれてもよい。各L−bitブロックは、2L個のフィルタ出力値の一つをアドレス指定する。アドレス指定されたフィルタの出力値はアドレス指定可能なメモリの出力において供給される。2L個のフィルタ出力値は、L個の値についてとりうるL個の和を表すかもしれない。各値は、L個の正のフィルタ係数の一つ、または、L個の負のフィルタ係数の一つのいずれかを表す。また、各値は、L個のフィルタ係数の一つまたは0のいずれかを表してもよい。
【0010】
本発明の他の観点によれば、単一のアドレス指定可能なメモリをより小さな複数のメモリに置き換えることもできる。より小さなメモリのそれぞれは、1−bitデータサンプルのL−bitブロックから、対応するビットのサブセットをアドレスとして受信する。より小さな複数のメモリの出力は、フィルタの出力値を発生すべく合成される。
【0011】
本発明のさらに他の観点によれば、2L個のフィルタ出力値の一つを選択するために1−bitデータサンプルのL−bitブロックを用いることには、K個のアドレス指定可能なメモリの一つに対応してアドレス指定すべく、1−bitデータサンプルのL−bitブロックのうちのm(i)ビットからなるグループを用いることが含まれる。ここで、1≦i≦Kであり、アドレス指定可能な各メモリは、2m(i)個の部分的なフィルタ出力を記憶し、m(i)ビットからなる各グループは、2m(i)個の部分的なフィルタ出力に対応付けてアドレス指定され、アドレス指定された部分的なフィルタ出力値は、アドレス指定可能なメモリの出力に供給される。2L個のフィルタ出力値の一つは、K個のアドレス指定可能なメモリからの部分的なフィルタ出力値を合成することにより発生される。いくつかの実施形態では、1≦i≦Kのときに、m(i)=L/Kとなる。すなわち、K個の各メモリは、1−bitデータサンプルのL−bitブロックからL/K個と同じだけビットを受信することになろう。
【0012】
また、本発明のさらに他の観点によれば、1−bitデータサンプルについての1以上のN−bitブロックは従属接続されたラッチ構成によりラッチ処理される。ここで、各ラッチステップは、逓減されたクロック信号に応答して動作し、このクロック信号は、サンプリングクロック周波数のN個の供給ごとに一つ供給される。一以上の従属されたラッチのそれぞれから得られるラッチされた値は、受信された1−bitデータサンプルについてのN−bitブロックの部分を少なくとも形成するようにグループ化される。
【0013】
また、本発明のさらに他の観点によれば、付加的なラッチが供給され、このラッチは、一以上の従属接続されたラッチ構成の少なくとも一つの出力から、一以上の1−bitデータサンプルを受信してラッチする。ここで、この付加的なラッチは、逓減されたクロック信号に応答して動作する。付加的なラッチから得られるラッチされた値は、受信された1−bitデータサンプルについてのN−bitブロックの部分を少なくとも形成する。この付加的なラッチは、LがNの倍数でないときに役に立つものである。
【0014】
本発明のさらに他の観点によれば、1−bitデータサンプルはサンプリング周波数の制御の下でシリアルに受信される。シリアルに受信された1−bitデータサンプルのN−bitブロックは、第1の従属されたラッチに供給される。
詳細な説明
本発明の様々な特徴が図面を用いて記載されている。説明と図面とにおいて同一の部分には同じ符号を付している。
【0015】
図2は、本発明の一つの観点であり、Lをオーダーとした乗算器を用いない逓減フィルタの例示的なブロックダイアグラムである。L−bitのシフトレジスタ101は、その入力ポートにおいて1−bitの入力データ103を受信する。L−bitシフトレジスタ101は、高速サンプリング周波数105にクロック同期し、このクロックは、各入力されたデータごとに一つ供給される。L−bitラッチ107は、L−bitシフトレジスタ101からのL−bitの出力値を受信するために、データ入力ポートを備えている。L−bitラッチ107は、逓減されたクロック109にクロック同期し、高速サンプリングクロック105のNサイクルごとに一つクロックが供給される。それゆえ、1−bitの入力データサンプルのN個はL−bitシフトレジスタ101に積み込まれており、Lデータサンプルの一つのブロックは、ラッチ107に入力される。
【0016】
L−bitラッチ107の出力で供給されたL個の値のそれぞれは、L個の係数の対応する一つと乗算される必要があり、ax、1≦x≦Lとして区別される。ラッチされたデータの値が"1""−1"のいずれかを表すとすれば、各積は、正の係数axか、その負の係数−axのいずれかをあらわすことになる。それゆえ、本発明の他の観点によれば、これらの可能性のそれぞれは、スイッチ111−1...111−Lの一つの入力へと供給される。L−bitラッチ107の出力に供給される各ビットは、スイッチ111−1...111−Lの一つに対応するスイッチ動作を制御する。これにより、適切な積がスイッチ111−1...111−Lの出力に供給される。フィルタリング動作によって必要とされる乗算は、対応する係数の値の正か負のいずれかの値を選択するための信号ビットを用いることにより達成される。スイッチ111−1...111−Lからの出力は、図に示す加算器113−1...113−Lのような加算手段に供給され、フィルタリングと逓減の施された信号115を供給する。この構成によれば、乗算と加算操作は、次の1−bitの入力サンプルのN幅のブロックが読まれる間に実施される。それゆえ、このフィルタ処理(係数との乗算とその後の加算)は、逓減された速度で施され、かつ、加算器が高速のサンプリングクロックで動作しなければならない従来のCICフィルタよりもずっと高速な処理を提供する。
【0017】
本発明の他の観点によれば、図3のブッロクダイアグラムに示すようにフィルタの構成をより簡単にすることも可能である。この実施形態における動作は、yと呼ぶ、フィルタ出力信号の数式に基づくものであり、y=±a1±a2±a3...±aLである。各係数の符号はサンプル信号103の1−bitの値によって選択される。符号のついたフィルタ係数の組み合わせの総数は、y=2Lとなる。これは新たな構造を導くものであり、算術演算を必要としないものである。スイッチ111−1...111−Lと加算器113−1...113−Lのところにアドレス指定可能なメモリを配置する。このメモリは、2L個のとりうる全てのフィルタ係数の組み合わせを格納し、そのアドレスはそれぞれL−bitラッチ107の出力において供給されうるL−bitのサンプルグループのそれぞれに対応付けられる。L−bitの長い信号のブロックは、L−bitラッチ107からメモリ201のアドレス入力に供給され、予め記憶されている出力値yを選択する。
【0018】
L−bitラッチ107に記憶されたビットの数Lが大きくなればなるほど、メモリ201のサイズはより大きくなる。それゆえ、図4に示す本発明の他の観点によれば、代替可能な実施形態として、多数のアドレス指定可能なより小さなメモリが、より大きな一つのメモリ201に取って代わることを示している。この実施形態において、L−bitラッチ107の出力に供給されるL個のデータサンプルはK個のブロックに再分割される。もし、Kが約数かLであれば、各ブロックは、2L /K個の係数の組み合わせを記憶するメモリ301の一つにアドレス付けられる。加算器303のような加算手段は、複数のメモリ301からの出力を合成する。逓減されたクロック周波数で動作するより多くの加算器を必要とするのと引き換えに、トータルのメモリサイズは減少する。この分割構造は、図2と図3に示された構造の中間的な解決手段である。図4に示した実施形態では、L/K個のビットが各メモリ301に対して同じように供給されているが、これは必須の条件ではない。それゆえ、他の実施形態では、メモリ301の数Kと一つのメモリに供給されるビットの数との間には何の関係も必要とされない。このような代替案では、各メモリ301には、それぞれ異なる数のビットが供給され、メモリに供給されるアドレスの数によって定義されるアドレス空間を全て供給できるように、各メモリ301のサイズは十分な大きさとなる。例えば、L=8とし、2つのメモリ301によってフィルタを構築するなら、最初のメモリはL−bitラッチ107からの最初の2つのビットを受信し、第2のメモリは残りの6ビットを受信すればよい。この例では、第1のメモリ301は少なくとも22個のアドレス指定可能な記憶位置を有していなければならず、一方で、第2のメモリ301は少なくとも26個のアドレス指定可能な記憶位置を有していなければならない。
【0019】
L>Nのオーダーのフィルタについては、L−bitのシフトレジスタはN−bitシフトレジスタよりも高くないものを利用して実施することが可能である。これは現実の実施において有利である。なぜなら、このレジスタは最高速度(例えば、高速サンプリングクロックレートなど)で動作し、高速部品の数をできる限り少なくできるからである。図5示した実施形態では、一つのL−bitラッチが複数の従属接続されたN−bitラッチによって置き換えられている。このラッチは、1−bitサンプル103の最新の値をL個だけ記憶する(N<L)。各ラッチ401は、逓減されたクロックに同期し、それぞれ従属に接続された直前のラッチ401からのN−bitの出力を受信する(ただし、先頭のラッチ401は除く。)。縦続接続の先頭のラッチ401は、N−bitシフトレジスタ101からのN−bitの出力を受信する。
【0020】
各ラッチ401からの出力は、さらに、メモリ403の対応するアドレスポートの部分に供給される。メモリブロック403は、ありうる係数の組み合わせのそれぞれを記憶し、各係数は、ありうる2L個の入力アドレス値に対応し、アドレス値はラッチ401によって供給される。メモリブロック403は単一のメモリとして記載されているが(図3において一つ示されているように)、図4に示された複数のメモリと置き換えてもよいし、図2に示した構成と置き換えてもよい(例えば、複数の回路のそれぞれが、単一の1−bitサンプルによる制御の下で、正又は負の係数を出力に供給する。)。
【0021】
図5に示した構成において、N−bit幅のブロックは、逓減クロック109の供給に伴って、あるラッチの段から次のラッチの段へとシフトされる。N−bitラッチ401の内容が変化するごとに、新しくラッチされたデータがメモリブロック403にアドレスの一部として供給される。全てのラッチ401の内容を組み合わせることで、メモリブロック403から値が選択される。メモリブロックの出力に供給される値は、フィルタリングされた信号を構成する。フィルタのオーダーはLと縦続接続の段数Mである。最終段のラッチ401−Mをより小さくするためには、Lは、Nの整数倍である必要はない。このような場合、最終段のラッチ401−Mのサイズは削減される。これは、メモリブロック403の収容能力よりも大きなアドレス空間に対しては、出力値がアクセスを試みないようにするためである。例えば、L=Q・N+Rとし、Qは整数で、R<Nとする。LがNの整数倍であればR=0となり、必要とされるラッチの数MはQとなり、各ラッチはN−bitラッチ401となる。この場合は、図5に示された最終段のラッチ401−Mは使用されない。
【0022】
LがNの整数倍でなければ、Rは0とならず、RはR=(L−Q・N)によって求まる余りとなる。この場合のラッチの総数MはQ+1となる。もちろん、Q個のラッチはN−bitラッチ401であり、最終段のラッチ401−M(例えば、ラッチ番号Q+1)はRと等しいサイズを持つことになる。
【0023】
以上のように開示された例示的なフィルタの構成は、乗算器を必要とせず、逓減されたクロックレートで算術加算を実施する。それゆえ、本発明の実施形態は、先行する出願で使用されるCICフィルタよりもすっと高速に動作する。さらに、ここに開示されたフィルタの技術は一般的なFIRに適用可能であり、従来のCICフィルタにおけるSIN(X)/X周波数領域の形状のような特別なフィルタ特性も必要としない。換言すれば、フィルタは直接的に最高の特性に設計可能である。一部の実施形態では、一般的なデジタル処理に付随する能動的な乗算動作を受動的なメモリの読み出し操作に置き換えることで、速度の拡大だけでなく、消費電力の低下も達成される。なお、入力は高速なのでフィルタの処理遅延は非常に小さい。
【0024】
本発明のフィルタリング技術は、幅広い用途において有利である。なぜなら、異なるフィルタ特性をメモリに保存でき、追加のアドレスビットでもって特性を選択可能だからである。このような構成は、フィルタの特性を即座に変更することを可能ならしめる。
【0025】
本発明を特定の実施形態を参照して説明してきた。しかしながら、当業者であれば上述の好ましい実施形態とは異なる特定の形態として本発明を実施できることは明らかである。好ましい実施形態は単に図解の目的のために用いたに過ぎず、発明を限定する目的で用いるべきではない。本発明の範囲は、前述の説明ではなく、特許請求の範囲により確定されるものであり、クレームの範囲内にある全ての変形例と均等物は、本発明の範囲に包含されるものである。
【図面の簡単な説明】
本発明の目的と効果は、図面を参照しつつ詳細な説明を読むことにより理解されよう。
【図1】 公知の3段CICフィルタについての例示的なブロックダイアグラムである。
【図2】 本発明の一つの観点におけるLをオーダーとした乗算器を用いない逓減フィルタの例示的なブロックダイアグラムである。
【図3】 本発明の一つの観点における乗算器を用いない逓減フィルタの他の例示的なブロックダイアグラムである。
【図4】 本発明の一つの観点における乗算器を用いない逓減フィルタのさらに他の例示的なブロックダイアグラムである。
【図5】 本発明の一つの観点における乗算器を用いない逓減フィルタに従属フィルタ構成を用いた場合の例示的なブロックダイアグラムである。
Claims (18)
- L個の係数を有するデジタル逓減フィルタであって、
サンプリングクロック(105)の制御の下で、1−bitデータサンプルをシリアルに受信するL−bitシフトレジスタ(図2−4:101)と、
前記L−bitシフトレジスタのパラレル出力から前記1−bitデータサンプルからなるブロックを受信するべく接続され、1−bitデータサンプルからなるL−bitブロックを供給するL−bitラッチ(107)と、
前記L−bitラッチ(107)から供給された前記L−bitブロックを用いて、2L通りあるフィルタ出力値の候補の中から前記L−bitブロックに対応するものを一つ選択する選択手段(111−1,・・・,111−L,113−1,・・・,113−L;201,301,303,403)と、
を備え、
前記L−bitラッチはサンプリングクロック(105)がN個(L>N)印加されるごとに一つ印加される逓減クロック(109)の制御の下でラッチ処理を行うことを特徴とするデジタル逓減フィルタ。 - L個の係数を有するデジタル逓減フィルタであって、
N(L>N)を逓減係数として、サンプリングクロック(105)の制御の下で、1−bitデータサンプルをシリアルに受信するN−bitシフトレジスタ(図5:101)と、
一つ以上の従属接続されたN−bitラッチ(401)であって、前記N−bitシフトレジスタのパラレル出力から前記1−bitデータサンプルからなるブロックを受信するべく接続され、前記1−bitデータサンプルからなるL−bitブロックを選択手段に供給するように構成されており、前記一つ以上の従属接続されたN−bitラッチ(401)のそれぞれは前記1−bitデータサンプルからなるN−bitブロックを記憶するように適合しており、サンプリングクロック(105)がN個印加されるごとに一つ印加される逓減クロック(109)の制御の下でラッチ処理を行い、前記一つ以上の従属接続されたN−bitラッチからの出力をグループ化して、前記L−bitブロックの少なくとも一部を構成する、一つ以上の従属接続されたN−bitラッチ(401)と、
前記L−bitブロックを用いて、2 L 通りあるフィルタ出力値の候補の中から前記L−bitブロックに対応するものを一つ選択する前記選択手段(111−1,・・・,111−L,113−1,・・・,113−L;201,301,303,403)と、
を備えることを特徴とするデジタル逓減フィルタ。 - 前記一つ以上の従属接続されたN−bitラッチの最後一つから出力された一つ以上の1−bitデータサンプルを受信し、逓減されたクロック(109)に応答してラッチ処理を行うように接続された付加的なラッチ(401−M)をさらに備え、
前記付加的なラッチの出力は、前記L−bitブロックの少なくとも一部を構成することを特徴とする請求項2に記載のデジタル逓減フィルタ。 - 前記選択手段は、
前記L−bitブロックの中の1−bitのデータサンプルの一つによって制御され、正または負のフィルタ係数(a 1,a2,・・・,aL)をそれぞれ選択的に出力するL個のスイッチ(111−1,111−2,…,111−L)と、
前記L個のスイッチからの出力を加算し、前記2 L 通りあるフィルタ出力値(115)の候補の一つに対応する値を発生する発生手段(113−1,113−2,・・・,113−L)と、
を含むことを特徴とする請求項1ないし請求項3のいずれか一つに記載のデジタル逓減フィルタ。 - 前記選択手段は、アドレス指定の可能なメモリ(201)を備え、前記メモリは、前記2 L 通りあるフィルタ出力値の候補を記録し、該メモリに備えられたアドレスポートで前記1−bitのデータサンプルからなるL−bitブロックを受信し、前記L−bitブロックのそれぞれは前記2 L 通りあるフィルタ出力値の候補の対応する一つをアドレス指定し、これよりアドレス指定されたフィルタ出力値の候補が前記メモリの出力に供給されることを特徴とする請求項1ないし請求項3のいずれか一つに記載のデジタル逓減フィルタ。
- 前記2 L 通りあるフィルタ出力値の候補は、L個の値についてありうる2 L 通りの和を表し、前記L個の値のそれぞれは、L個のフィルタ係数の一つであって正または負のいずれか一方の係数によって決定されることを特徴とする請求項5に記載のデジタル逓減フィルタ。
- 前記2 L 通りあるフィルタ出力値の候補は、L個の値についてのありうる2 L 通りの和を表し、前記L個の値のそれぞれは、L個のフィルタ係数の一つまたは0の一方によって決定されることを特徴とする請求項5に記載のデジタル逓減フィルタ。
- 前記選択手段は、
K個のアドレス指定の可能なメモリ(301)と、
前記K個のアドレス指定可能なメモリからの、フィルタ出力値の一部となるK個の部分的な値を加算することで前記2 L 通りあるフィルタ出力値の候補の一つに対応する値を発生する発生手段(303)と、
を備え、
前記メモリはそれぞれ、フィルタ出力値の一部となる2 m(i) 個の部分的な値を記憶し、該メモリに備えられたアドレスポートで前記L−bitブロックのm(i)個のビットからなるグループを受信し(1≦i≦K)、前記m(i)個のビットからなるグループのそれぞれは、前記 2m(i) 個の部分的な値のうち対応する一つをアドレス指定し、アドレス指定された部分的な値が前記メモリの出力に供給されることを特徴とする請求項1ないし請求項3のいずれか一つに記載のデジタル逓減フィルタ。 - 前記1≦i≦Kにおいて、m(i)=L/Kであることを特徴とする請求項8に記載のデジタル逓減フィルタ。
- Lをフィルタ係数の個数とし、サンプリングクロック(105)の制御の下で、L−bitシフトレジスタ(図2−4:101)において複数の1−bitデータサンプル(103)をシリアルに受信するステップと、
L−bitラッチ(107)において前記L−bitシフトレジスタのパラレル出力から前記1−bitデータサンプルのブロックをラッチ処理して、ラッチ処理された前記1−bitデータサンプルからなるL−bitブロックを使用するステップへラッチ処理された前記1−bitデータサンプルからなる前記L−Bitブロックを供給するステップであって、N(L>N)を逓減係数として、サンプリングクロック(105)がN個印加されるごとに一つ印加される逓減クロック(109)の制御の下で実行されるステップと、
前記L−bitブロックを用いて、2 L 通りあるフィルタ出力値の候補の中から前記L−bitブロックに対応するものを一つ選択するステップと、
を備えることを特徴とするデジタル逓減フィルタリング方法。 - Nを逓減係数として、サンプリングクロック(105)の制御の下でN−bitシフトレジスタ(図5:101)において1−bitのデータサンプル(103)をシリアルに受信するステップと、
一つ以上の連鎖的に実行されるN−bitラッチ処理ステップであって、該N−bitラッチ処理ステップのそれぞれは、N−bitラッチ(401)に前記1−bitデータサンプルのN−bitブロックを記憶するステップを有し、前記サンプリングクロック(105)がN個印加されるごとに一つ印加される逓減クロック(109)の制御の下で実行されるステップであり、該N−bitラッチ処理ステップのうちの第一のラッチ処理ステップは前記N−bitラッチ(401)のうちの第一のN−bitラッチに前記N−bitシフトレジスタからパラレル出力された前記1−bitデータサンプルからなるN−bitブロックを記憶するステップを有する、前記一つ以上の連鎖的に実行されるN−bitラッチ処理ステップと、
前記一つ以上の連鎖的に実行されるN−bitラッチ処理ステップのそれぞれからのN−bitのラッチ処理された出力をグループ化して、前記ラッチ処理された1−bitデータサンプルからなるL−bitブロック(Lはフィルタ係数の個数でL>N)の少なくとも一部を構成するステップと、
前記L−bitブロックを用いて、2 L 通りあるフィルタ出力値の候補の中から前記L−bitブロックに対応するものを一つ選択するステップと、
を備えることを特徴とするデジタル逓減フィルタリング方法。 - 付加的なラッチ処理を行うステップをさらに備え、
前記付加的なラッチ処理を行うステップは、
前記一つ以上の連鎖的に実行されるN−bitラッチ処理ステップの最後の一つのステップから出力された一つ以上の1−bitデータサンプルを受信してラッチ処理を行うステップと、
前記付加的なラッチ処理から出力されたラッチ処理の施された値を用いて、受信された前記L−bitブロックの少なくとも一部を構成するステップと、
を備え、
前記付加的なラッチ処理のステップは、逓減されたクロック(109)に応答してラッチ処理を行うことを特徴とする請求項11に記載のデジタル逓減フィルタリング方法。 - 前記L−bitブロックを用いて、2 L 通りあるフィルタ出力値の候補の中から前記L−bitブロックに対応するものを一つ選択する前記ステップは、
前記L−bitブロックの中のラッチされた1−bitデータサンプルのそれぞれを用いて、正または負のフィルタ係数(a 1,a2,・・・,aL)のいずれか一方を選択することによってL個の積を求めるステップと、
前記L個の積を加算することで、前記2 L 通りあるフィルタ出力値(115)の候補の一つに対応する値を発生する発生ステップと、
を含むことを特徴とする請求項10ないし請求項12のいずれか一つに記載のデジタル逓減フィルタリング方法。 - 前記選択ステップは、ラッチされた前記1−bitデータからなる前記L−bitブロックを用いて、前記2 L 通りあるフィルタ出力値の候補を記憶したアドレス指定の可能なメモリ(201)に対してアドレス指定することで、アドレス指定されたフィルタ出力値を前記メモリの出力に供給するものであり、
前記L−bitブロックのそれぞれは前記2 L 通りあるフィルタ出力値の候補に対応することを特徴とする請求項10ないし請求項12のいずれか一つに記載のデジタル逓減フィルタリング方法。 - 前記2 L 通りあるフィルタ出力値の候補は、L個の値についてありうる2 L 個の和を表し、
各値は、L個のフィルタ係数の一つであって正または負のいずれか一方の係数の一つによって決定されることを特徴とする請求項14に記載のデジタル逓減フィルタリング方法。 - 前記2 L 通りあるフィルタ出力値の候補は、L個の値についてのありうる2 L 個の和を表し、各値は、L個のフィルタ係数の一つまたは0の一方によって決定されることを特徴とする請求項14に記載のデジタル逓減フィルタリング方法。
- 前記選択ステップは、
ラッチされた1−bitのデータサンプルからなるL−bitブロックのm(i)個のビットからなるグループを用いて、フィルタ出力値の一部となる前記2m(i)個の部分的な値を記憶するK(1≦i≦K)個のアドレス指定の可能なメモリ(301)に対し、前記2m(i) 個の部分的な値のうち対応する一つをアドレス指定し、アドレス指定された部分的な値を前記メモリの出力に供給し、
前記K個のアドレス指定可能なメモリからのK個の部分的な値を加算することで前記2 L 通りあるフィルタ出力値の候補の一つに対応する値を発生することを特徴とする請求項10ないし請求項12のいずれか一つに記載のデジタル逓減フィルタリング方法。 - 1≦i≦Kにおいて、m(i)=L/Kであることを特徴とする請求項17に記載のデジタル逓減フィルタリング方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/131,336 | 1998-08-07 | ||
US09/131,336 US6202074B1 (en) | 1998-08-07 | 1998-08-07 | Multiplierless digital filtering |
PCT/EP1999/005004 WO2000008756A1 (en) | 1998-08-07 | 1999-07-15 | Multiplierless digital filtering |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002522939A JP2002522939A (ja) | 2002-07-23 |
JP4445132B2 true JP4445132B2 (ja) | 2010-04-07 |
Family
ID=22448994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000564296A Expired - Fee Related JP4445132B2 (ja) | 1998-08-07 | 1999-07-15 | 乗算器を用いないデジタルフィルタリング |
Country Status (12)
Country | Link |
---|---|
US (1) | US6202074B1 (ja) |
EP (1) | EP1105967B1 (ja) |
JP (1) | JP4445132B2 (ja) |
KR (1) | KR20010053625A (ja) |
CN (1) | CN100452651C (ja) |
AR (1) | AR019995A1 (ja) |
AT (1) | ATE257629T1 (ja) |
AU (1) | AU752664B2 (ja) |
CA (1) | CA2339799A1 (ja) |
DE (1) | DE69914087T2 (ja) |
TW (1) | TW423214B (ja) |
WO (1) | WO2000008756A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100425418B1 (ko) * | 2001-09-07 | 2004-03-30 | 삼성탈레스 주식회사 | 룩업 테이블을 이용한 블록 보간 필터 구조 |
US6489913B1 (en) | 2001-09-24 | 2002-12-03 | Tektronix, Inc. | Sub-ranging analog-to-digital converter using a sigma delta converter |
KR100419791B1 (ko) * | 2002-06-14 | 2004-02-25 | 피앤피네트워크 주식회사 | 유한 임펄스응답 필터 |
US7395291B2 (en) * | 2004-02-24 | 2008-07-01 | The University Of Hong Kong | Multiplierless correlators for HIPERLAN/2 and IEEE 802.11A wireless local area networks |
DE102004062291B4 (de) * | 2004-12-23 | 2010-04-08 | Austriamicrosystems Ag | FIR-Dezimationsfilter und Anordnung mit demselben |
US7933943B2 (en) | 2005-12-06 | 2011-04-26 | Electronics And Telecommunications Research Institute | Multiplierless FIR digital filter and method of designing the same |
JP4692461B2 (ja) * | 2006-10-11 | 2011-06-01 | ソニー株式会社 | 受信機、受信方法、フィルタ回路、制御方法 |
JP4296518B2 (ja) * | 2006-12-07 | 2009-07-15 | ソニー株式会社 | 情報処理装置および情報処理方法 |
US8165214B2 (en) * | 2007-05-08 | 2012-04-24 | Freescale Semiconductor, Inc. | Circuit and method for generating fixed point vector dot product and matrix vector values |
JP5015833B2 (ja) * | 2008-03-21 | 2012-08-29 | 株式会社デンソー | Cicフィルタ,フィルタシステム及び衛星信号受信回路 |
KR101286769B1 (ko) | 2009-12-15 | 2013-07-16 | 한국전자통신연구원 | 계수 평균화 기법을 적용한 계수 곱셈기 및 이를 이용한 디지털 델타-시그마 변조기 |
CN101800526B (zh) * | 2010-04-20 | 2012-07-04 | 华为技术有限公司 | 滤波方法及滤波器 |
GB2524051A (en) * | 2014-03-12 | 2015-09-16 | Univ Ljubljana | Apparatus and method for filtering digital signals |
CN104065361B (zh) * | 2014-06-03 | 2016-08-17 | 北京空间机电研究所 | 一种用于消除毛刺信号的串行级联单比特滤波器结构 |
EP3588779B1 (en) * | 2018-06-22 | 2021-02-24 | Menta | Digital signal processor and method of operation |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2116224B1 (ja) * | 1970-10-29 | 1974-10-31 | Ibm France | |
FR2188367B1 (ja) * | 1972-06-01 | 1980-03-21 | Ibm France | |
JPH05235699A (ja) * | 1992-02-24 | 1993-09-10 | Kenwood Corp | サンプリング周波数変換装置 |
CA2160045C (en) * | 1994-10-13 | 1999-04-27 | Thad J. Genrich | Parallel cascaded integrator-comb filter |
US5838725A (en) * | 1996-12-06 | 1998-11-17 | U.S. Philips Corporation | Floating point digital transversal filter |
-
1998
- 1998-08-07 US US09/131,336 patent/US6202074B1/en not_active Expired - Lifetime
-
1999
- 1999-07-15 AT AT99938251T patent/ATE257629T1/de not_active IP Right Cessation
- 1999-07-15 JP JP2000564296A patent/JP4445132B2/ja not_active Expired - Fee Related
- 1999-07-15 WO PCT/EP1999/005004 patent/WO2000008756A1/en not_active Application Discontinuation
- 1999-07-15 AU AU52824/99A patent/AU752664B2/en not_active Ceased
- 1999-07-15 DE DE69914087T patent/DE69914087T2/de not_active Expired - Lifetime
- 1999-07-15 CA CA002339799A patent/CA2339799A1/en not_active Abandoned
- 1999-07-15 KR KR1020017001384A patent/KR20010053625A/ko not_active Application Discontinuation
- 1999-07-15 CN CNB998093866A patent/CN100452651C/zh not_active Expired - Fee Related
- 1999-07-15 EP EP99938251A patent/EP1105967B1/en not_active Expired - Lifetime
- 1999-07-23 TW TW088112514A patent/TW423214B/zh not_active IP Right Cessation
- 1999-08-03 AR ARP990103858A patent/AR019995A1/es not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US6202074B1 (en) | 2001-03-13 |
JP2002522939A (ja) | 2002-07-23 |
DE69914087T2 (de) | 2004-11-25 |
AU5282499A (en) | 2000-02-28 |
TW423214B (en) | 2001-02-21 |
WO2000008756A1 (en) | 2000-02-17 |
EP1105967B1 (en) | 2004-01-07 |
CN1311921A (zh) | 2001-09-05 |
CA2339799A1 (en) | 2000-02-17 |
EP1105967A1 (en) | 2001-06-13 |
ATE257629T1 (de) | 2004-01-15 |
AU752664B2 (en) | 2002-09-26 |
DE69914087D1 (de) | 2004-02-12 |
AR019995A1 (es) | 2002-03-27 |
CN100452651C (zh) | 2009-01-14 |
KR20010053625A (ko) | 2001-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4445132B2 (ja) | 乗算器を用いないデジタルフィルタリング | |
US5696708A (en) | Digital filter with decimated frequency response | |
US5255216A (en) | Reduced hardware look up table multiplier | |
US4752902A (en) | Digital frequency synthesizer | |
US5966314A (en) | Finite impulse response filter | |
KR100302093B1 (ko) | 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 | |
KR100340048B1 (ko) | 승산기를 사용하지 않는 유한 임펄스 응답 필터 장치 | |
JPH082014B2 (ja) | 多段デジタル・フィルタ | |
Narendiran et al. | An efficient modified distributed arithmetic architecture suitable for FIR filter | |
Li et al. | The design of FIR filter based on improved DA and implementation to high-speed ground penetrating radar system | |
Naik et al. | An efficient reconfigurable FIR digital filter using modified distribute arithmetic technique | |
JPH0767063B2 (ja) | デジタル信号処理回路 | |
JP3258938B2 (ja) | デシメーションフィルタ | |
CN116781041B (zh) | 一种具有高资源利用率的多速率变换滤波器 | |
Nair et al. | Optimized FIR filter using distributed parallel architectures for audio application | |
Kartheek et al. | FPGA Based High Speed 8-Tap FIR Filter | |
JP3243831B2 (ja) | Fir型フィルタ | |
KR19990056053A (ko) | 유한장 임펄스응답 필터 및 그 필터링 방법 | |
US6012078A (en) | Calculation unit | |
JP2540757B2 (ja) | デシメ―ション用ディジタルフィルタ回路 | |
Kumar et al. | Comparison research on FIR filter with RRC filter using a reconfigurable constant multiplier | |
Living et al. | High performance distributed arithmetic FPGA decimators for video-frequency applications | |
JPH10322164A (ja) | ディジタルフィルタ | |
Ashrafand et al. | Implementation of the Multiplierless Parallel Multiprocessor Interpolating Filter | |
Sreelakshmi et al. | An Advanced and Area Optimized LUT Design using APC and OMS |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090727 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100115 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |