KR20010053625A

KR20010053625A - 곱셈기를 사용하지 않는 디지털 필터링

Info

Publication number: KR20010053625A
Application number: KR1020017001384A
Authority: KR
Inventors: 립카디에트마르
Original assignee: 클라스 노린, 쿨트 헬스트룀; 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1998-08-07
Filing date: 1999-07-15
Publication date: 2001-06-25
Also published as: DE69914087D1; US6202074B1; JP4445132B2; CN1311921A; CN100452651C; AR019995A1; CA2339799A1; AU5282499A; JP2002522939A; EP1105967A1; EP1105967B1; DE69914087T2; TW423214B; ATE257629T1; AU752664B2; WO2000008756A1

Abstract

디지털 필터링은, 1-비트 데이터 샘플 L-비트 블록을 수신하여(여기서, L은 1보다 큼), 1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택함으로써 수행된다. L 개의 1-비트 데이터 샘플 각각을 이용하여 필터 계수 또는 필터 계수의 부정을 선택적으로 정함으로써 결과값을 결정한 다음, L 개의 결과값을 모두 더하여 2^L필터 출력값 중 상응하는 값을 생성함으로써 선택이 이루어진다. 선택적으로, 그 안에 상응하는 필터 출력값이 저장되어 있는 하나 이상의 메모리를 주소 지정하는데 1-비트 데이터 샘플 L-비트 블록의 일부 또는 전체가 이용될 수도 있다. 하나 이상의 메모리 구조가 사용되면, 메모리로부터의 출력이 모두 더해져 필터 결과값을 생성한다. 또 다른 국면에서, 시프트 레지스터와 래치 장치가 연속 수신된 1-비트 데이터 샘플을 부분제거함으로써, 필터 결과값이 상기 부분제거된 속도로 생성될 수 있다.

Description

곱셈기를 사용하지 않는 디지털 필터링{MULTIPLIERLESS DIGITAL FILTERING}

시그마-델타(sigma-delta) 변조기에 의해 발생되는 1-비트 신호와 같은 높은 속도의 디지털 신호에 대한 부분제거(decimation)를 필요로하는 선행기술 응용분야에 있어서, 제 1 부분제거 단(stage)에 캐스캐이드-적분-조합 필터(cascade-integrate-comb filter:CIC-filter)가 사용된다. 다음으로, 상기 필터는 통상적인 유한 펄스 응답(finite impulse response:FIR) 부분제거 필터 단에 연결된다. N 마다 부분제거한다는 것은 N 개의 데이터 샘플마다 단 하나만 필터 출력 샘플이 발생됨을 의미한다. 각 필터 출력은 상응하는 N 개의 데이터 샘플을 대표하는 멀티-비트(multi-bit) 값이다.

도 1은 N의 비율(factor)로 입력 신호를 부분제거하는 3-단 CIC-필터로 구현된 전형적인 선행 기술을 나타내는 블록도이다. 상기 도면으로부터 알 수 있는 바와 같이, CIC-필터는 제 1단이 다수의 누산기(accumulator)(11)로 구성되며, 이는 고속 샘플링 클록(15) 속도로 동작한다. 다음으로, 그 뒤에 이어지는 부분제거 단(13)은 N 번째 샘플만 그 출력에 제공하고 나머지는 제거함으로써 더 낮은 부분제거된 클록(17) 속도로 샘플을 발생시킨다. 마지막으로, 세 번째 단은 부분제거된 클록 속도로 동작하는 미분기(differentiator)(19)를 포함한다.

모든 필터 계수가 1로 설정되므로, CIC-필터는 곱셈기가 필요없다. 그 결과, 상기 필터는 가산기(adder)(제 1 단에 있음)의 속도에 의해 제한된 속도로 동작할 수 있다. 따라서, 매우 높은 데이터 전송 속도가 수반되면, FIR 필터가 사용될 수 있도록 데이터 전송 속도를 충분히 낮추기 위해 CIC-필터가 제 1부분제거 단계에 사용된다. 그러나, CIC-필터의 sin(x)/x 주파수 영역(domain) 특성이 그 다음 FIR 필터에 의해 보상되어야 하는데, 이는 상기와 같은 FIR 필터 설계를 복잡하게 한다. 매우 빠른 응용에 있어서, CIC-필터의 가산기는 속도 제한 요소이다.

또한, 도 1에 도시되어 있는 구조는 다소 불가변성(inflexibility)이어서, 필터 특성의 빠른 변화(그에 따른 단의 수를 변화시킴)가 요구되는 경우 필터 뱅크(bank)가 필요하다. 이것 역시 필터 구조를 복잡하게 한다.

본 발명은 디지털 필터링(filtering) 기술에 관한 것으로서, 특히 곱셈기(multiplier)를 사용하지 않는 필터링 기술에 관한 것이다.

도 1은 3-단 CIC-필터로 구현된 전형적인 선행 기술의 블록도.

도 2는 본 발명의 일 국면에 따라 곱셈기를 사용하지 않은 전형적인 L차 부분제거 필터의 블록도.

도 3은 본 발명의 다른 국면에 따라 곱셈기를 사용하지 않은 부분제거 필터의 선택적인 실시예에 대한 블록도.

도 4는 본 발명의 또 다른 국면에 따라 곱셈기를 사용하지 않은 부분제거 필터의 다른 선택적인 실시예에 대한 블록도.

도 5는 본 발명의 다른 또 하나의 국면에 따라 연속된 필터링 구조를 이용하는 곱셈기를 사용하지않은 부분제거 필터의 다른 또 하나의 실시예에 대한 블록도.

따라서, 본 발명의 목적은 개선된 디지털 필터링 기술을 제공하는 것이다.

본 발명의 일 국면(aspect)에 있어서, 상기 및 그 밖의 목적은 1-비트 데이터 샘플 L-비트 블록(여기서, L은 1보다 큼)을 수신하여, 상기 1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 것을 포함하는 필터링 방법 및 장치로 얻어진다.

본 발명의 다른 국면에 있어서, 1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 것은, L개의 1-비트 데이터 샘플을 이용하여 상응하는 필터 계수 또는 필터 계수의 부정(negation)을 선택적으로 정함으로써 결과값(product value)을 결정하고; L 개의 결과값을 함께 더함으로써 2^L필터 출력값 중 상응하는 값을 발생시키는 것을 포함한다.

본 발명의 다른 국면에 있어서, L-비트 블록의 1-비트 데이터 샘플을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 것은 선택적으로, 1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값을 그 안에 저장한 주소 지정 메모리(addressable memory)를 주소 지정 함으로써(여기서, 1-비트 데이터 샘플 L-비트 블록은 2^L필터 출력값 중 상응하는 값을 주조 지정함), 주소 지정된 필터 출력 값이 주소 지정 메모리의 출력에 제공되도록 하는 것을 포함할 수 있다. 2^L필터 출력값은 2^L개의 예상되는 L 값의 합을 나타내며, 상기 값 각각은 선택적으로 L 필터 계수 중 한 계수 또는 L 필터 계수 중 한 계수의 부정을 나타낸다. 선택적으로, 각 값은 L 필터 계수 중 한 계수 또는 0을 선택적으로 나타낼 수도 있다.

본 발명의 다른 국면에 있어서, 단일 주소 지정 메모리는, 주소로서 1-비트 데이터 샘플 L-비트 블록으로부터의 상응하는 비트 부분집합을 각각 수신하는 더 작은 다수의 메모리로 대체될 수 있다. 더 작은 메모리의 출력을 조합하여 필터 출력값을 생성한다.

본 발명의 다른 국면에 있어서, 1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 것은, L-비트 블록의 1-비트 데이터 샘플 m(i) 비트 그룹을 이용하여 다수(K)의 주소 지정 메모리 중 상응하는 메모리를 주소 지정 함으로써(여기서, 1≤i≤K 이고, 주소 지정 메모리 각각은 그 안에 2^m(i)개의 부분적인 필터 출력값을 저장하고 있는데, 각 m(i) 비트 그룹은 2^m(i)개의 부분적인 필터 출력값 중 상응하는 값을 주소 지정함), 주소 지정된 부분적인 필터 출력값이 주소 지정 메모리의 출력에 제공되도록 하는 것을 포함할 수 있다. 다음으로, K 개의 주소 지정 메모리로부터의 부분적인 필터 출력값을 조합함으로써 2^L개의 필터 출력값 중 상응하는 값이 생성된다. 어떤 실시예에서는, m(i)=L/K(1≤i≤K )이다. 즉, K 개의 메모리 각각은 1-비트 데이터 샘플 L-비트 블록으로부터 동일한 수(L/K)의 비트를 수신할 수 있다.

본 발명의 다른 국면에 있어서, 하나 이상의 1-비트 데이터 샘플 N-비트 블록이 연속된 래치(latch) 장치에 래치되는데, 여기서 각 래칭 단계는 N 샘플링 클록 속도마다 한번씩 나타나는 부분제거된 클록 신호에 응하여 수행된다. 하나 이상의 연속된 래치 각각으로부터의 래칭된 값은 함께 그룹화되어, 수신되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성한다.

본 발명의 다른 국면에 있어서, 하나 이상의 연속된 래치 장치의 마지막 래치 출력으로부터 하나 이상의 1-비트 데이터 샘플을 수신하여 래치하는 추가 래치가 제공되는데, 여기서 상기 추가 래치는 부분제거된 클록 신호에 응하여 동작한다. 추가 래치로부터 래치된 값은 수신되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성하는데 이용된다. 상기 추가 래치는 L이 N의 정수배가 아닐때 유용하다.

본 발명의 다른 국면에 있어서, 1-비트 데이터 샘플은 샘플링 클록의 제어 하에 연속적으로 수신된다. 다음으로, 연속 수신된 1-비트 샘플 N-비트 블록은 연속된 래치의 제 1 래치에 이용하기 위해 제공된다.

본 발명의 목적 및 장점은 도면과 관련하여 다음의 상세한 설명을 통해 알 수 있을 것이다.

이제, 도면을 참조하여 본 발명에 대한 다양한 특징이 기술된다. 여기서, 동일한 부분은 동일한 참조 문자로 표시된다.

도 2는 본 발명의 제 1국면에 따라 곱셈기가 없는 전형적인 L차 부분제거 필터의 블록도이다. L-비트 시프트 레지스터(shift register)(101)가 데이터 입력 포트에 1-비트 입력 데이터(103)를 수신한다. L-비트 시프트 레지스터(101)는 각 입력 데이터 값에 한번 나타나는 고속 샘플링 클록(105)을 이용하여 클록킹된다. L-비트 래치(107)는 L-비트 시프트 레지스터(101)로부터 L-비트 출력을 수신하도록 결합된 데이터 입력 포트를 갖는다. L-비트 래치(107)는 고속 샘플링 클록(105)의 N 주기마다 한 번씩 나타나는 부분제거 클록(109)에 의해 클록킹된다. 따라서, 다수의 N 1-비트 입력 데이터 샘플이 L-비트 시프트 레지스터(101)에 (연속적으로) 로드(load)될 때마다, L 데이터 샘플 블록이 래치(107)로 클록킹된다.

L-비트 래치(107)의 출력에 제공되는 L 값 각각은 a_x(1＜x＜L)로 표시된 L 개의 계수 중 상응하는 계수와 곱해질 필요가 있다. 래칭된 각 데이터 값이 "1" 이나 "-1" 값을 나타낸다고 가정하면, 각각의 결과값은 계수(a_x) 또는 부정 계수(-a_x)가 된다. 따라서, 본 발명의 다른 국면에 있어서, 상기 각각의 예상값은 스위치(111-1...111-L)의 입력에 제공된다. L-비트 래치(107)의 출력에 제공된 각 비트가 상기 스위치(111-1...111-L) 중 상응하는 것의 스위칭 동작을 제어하여, 스위치(111-1...111-L) 출력에 적절한 결과가 제공된다. 즉, 신호 비트를 이용하여 상응하는 계수의 양 또는 음의 값을 선택함으로써 필터링 동작에 필요한 곱셈이 이루어진다. 다음으로, 스위치(111-1...111-L)의 출력은 복수의 가산기(113-1...113-L)와 같은 덧셈 수단에 제공되어, 필터링 및 부분제거된 신호(115)를 생성한다. 이와 같은 장치를 이용하면, 그 다음의 N-크기 블록의 1-비트 입력 샘플이 판독되는 동안 곱셈 및 덧셈 동작이 수행된다. 즉, 필터 동작(계수와의 곱과 그 후의 덧셈)이 부분제거 속도로 수행되어, 통상적인 CIC-필터보다 훨씬 더 높은 속도의 연산을 제공하는데, 그 가산기는 고속 샘플링 클록 속도로 동작해야 한다.

본 발명의 다른 국면에 따르면, 도 3의 블록도에 도시되어 있는 바와 같이 필터가 더욱 간단해질 수 있다. 상기 실시예의 동작은 필터 출력 신호(y)의 수학 공식, 즉 y = ±a₁±a₂±a₃...±a_L에 따른다. 계수의 각 부호는 상응하는 1-비트 값의 샘플 신호(103)에 의해 선택된다. 부호가있는 필터 계수와 그에 따른 y-값의 총 조합 수는 2^L이다. 이것에 의해, 동적인 임의의 수학 연산을 수행할 필요가 없는 새로운 구조가 나타난다. 스위치(111-1...111-L)와 가산기(113-1...113-L) 대신, L-비트 래치(107)의 출력에 제공되는 L-비트 예상 샘플 그룹 각각에 상응하는 주소에 2^L개의 가능한 모든 필터 계수 조합을 그 안에 저장하는 주소 지정 메모리(201)가 제공된다. L-비트 래치(107)로부터의 L-비트 길이의 신호 블록이 메모리(201)의 주소 입력에 제공되어, 미리 저장된 상응하는 출력값(y)을 선택하게 된다.

L-비트 래치(107)에 저장되는 비트 수(L)가 점점 커짐에 따라, 메모리(201)의 크기가 일부 실시예에서 사용되는 것보다 더 커질 수 있다. 따라서, 도 4에 도시된 본 발명의 다른 국면에서는, 더 작은 크기의 다수의 주소 지정 메모리(301)가 큰 크기의 메모리(201) 하나를 대신하는 선택적인 실시예가 제공된다. 상기 실시예에 있어서, L-비트 래치(107)의 출력에 제공되는 L 데이터 샘플이 K 개의 블록으로 세분화된다. K가 제수(divisor) 이거나 L이면, 각 블록은 2^L/K계수 조합을 저장하는 메모리(301) 하나를 주소 지정한다. 복수의 가산기(303)와 같은 덧셈 수단이 복수의 메모리(301)로부터의 출력을 조합한다. 따라서, 총 메모리 크기는 부분제거된 클록 주파수로 동작하는 가산기를 더 필요로 함에도 K ×2^L/K로 감소한다. 그러므로, 이와 같이 분산된 구조는 상기 기술된 도 2와 도 3에 나타나있는 것의 중간 해결방법이다. 도 4에 도시된 실시예는 각 메모리(301)에 제공되는 비트 수(L/K)가 모든 메모리(301)에 동일한 것으로 도시하긴 하지만, 상기의 경우 반드시 이와 같이 할 필요가 없다. 즉, 선택적인 실시예에서, 메모리(301)의 수(K)와 임의의 한 메모리에 제공되는 비트 수 간에 관계가 형성될 필요는 없다. 이와 같은 선택적인 실시예에 있어서, 소정의 메모리(301)의 크기가 상기 메모리에 제공되는 주소 비트 수에 의해 정해지는 전체 주소 공간을 제공할 정도로 충분히 크기만 하다면, 상기 메모리(301)의 각기 다른 메모리에 상이한 수의 비트가 제공될 수 있다. 예컨대, L=8 이면, 두 개의 메모리(301)로 필터를 구성할 수 있는데, 첫 번째 메모리는 L-비트 래치(107)로부터 두 개의 비트를 수신하고, 두 번째 메모리는 L-비트 래치(107)로부터 나머지 6비트를 수신한다. 이러한 경우, 제 1 메모리(301)는 적어도 2²개의 주소 지정 저장 장소를 가져야하는 반면, 제 2 메모리(301)는 적어도 2⁶개의 주소 지정 저장 장소를 가져야 한다.

L ＞ N 인 필터에 있어서, L-비트 시프트 레지스터는 N-비트 시프트 레지스터보다 높은 것을 전혀 이용하지 않고 구현하는 것으로 감소될 수 있다. 이는, 상기 레지스터가 가장 높은 속도로 동작하여(즉, 고속 샘플링 클록 속도) 고속 성분의 수가 가능한 많이 감소되기 때문에 실용적인 구현이라는 점에서 잇점이 있다. 도 5에 도시된 전형적인 실시예를 보면, 하나의 L-비트 래치(107)는 1-비트 샘플(103)의 L 개의 가장 최신의 값을 저장하는데 필요한 만큼의 연속-접속된 복수의 N-비트 래치로 대체된다(N ＜ L). 각 래치(401)는 부분제거된 클록에 의해 클록킹되며, 각각(제 1 래치(401)를 제외함) 상기 연결에서 이전 래치(401)로부터 N-비트 출력을 수신한다. 상기 연결에서 제 1 래치(401)는 N-비트 시프트 레지스터(101)로부터 N-비트 출력을 수신한다.

각 래치(401)로부터의 출력은 또한 메모리 블록(403)의 상응하는 주소 포트 부분에 제공된다. 메모리 블록(403)은, 래치(401)에 의해 제공될 수 있는 2^L개의 가능한 입력 주소값에 상응하여 가능한 각각의 계수 조합을 그 안에 저장한다. 메모리 블록(403)이 단 하나의 메모리(도 3에 도시된 것과 같음)로 도시되어 있지만, 선택적으로는 도 4에 도시된 바와 같이 배치된 복수의 메모리로 구현될 수도 있으며, 또는 도 2에 도시된 바와 같이(즉, 각각 단 하나의 1-비트 샘플값의 제어하에 계수와 그것의 부정 선택적으로 제공하는 복수의 회로) 구현될 수도 있다.

도 5에 도시된 구조에 있어서, N-비트 폭의 블록은 부분제거된 클록(109)이 나타남과 함께 하나의 래치단에서 다음 단으로 시프트된다. N-비트 래치(401)의 내용이 변경될 때마다, 새롭게 래치된 데이터 블록이 메모리 블록(403)으로의 주소 부분으로 제공된다. 조합 시, 모든 래치(401)의 내용은 메모리 블록(403)으로부터 또 다른 값을 선택한다. 메모리 블록의 출력에 제공된 값은 필터링된 신호를 형성한다. 필터 차수는 상기 연결에서의 단의 수인 L 과 M 이다. L 이 N 의 정수배일 필요가 없어, 마지막 래치(401-M)는 나머지 다른 래치보다 작을 수 있다. 이러한 경우, 그에 상응하여 마지막 래치(401-M)의 크기가 감소하여, 그 출력은 메모리 블록(403)이 저장할 수 있는 메모리보다 더 큰 주소 공간에 접근하려 하지 않는다. 특히, L = Q ·N + R (여기서, Q는 정수)이고, R ＜ N 이라 하자. L이 N의 정수배이면, R=0 이고, 필요한 총 래치 수(M)는 Q이다(각 래치는 N-비트 래치(401)임). 이 경우, 도 5에 도시된 마지막 래치(401-M)는 사용되지 않는다.

그러나, L 이 N 의 정수배가 아니면, R은 R = (L - Q ·N)에 의해 정수가 아닌 나머지 값을 갖는다. 상기의 경우 필요한 총 래치 수(M)는 Q+1이다. 무엇보다, 이들의 Q는 N-비트 래치(401)가 되며, 마지막 래치(401-M)(즉, 래치 수(Q+1))는 R과 동일한 크기를 갖는다.

여기 개시된 전형적인 필터 구조는 곱셈기가 필요없으며, 부분제거된 클록 속도로 산술적인 가산기 동작을 수행한다. 따라서, 상기 필터 구조는 선행 기술에 사용된 CIC-필터보다 훨씬 더 빠르다. 또한, 여기 개시된 필터 기술이 일반적인 FIR-필터링을 이용하므로, 통상적인 CIC-필터의 sin(x)/x 주파수 영역 모양과 같은 특정 필터 특성을 허용할 필요가 없다. 대신, 필터는 직접 가장 우수한 특성으로 설계될 수 있다. 수동 메모리 판독 동작 대신 보통 디지털 필터링과 관련되는 능동 곱셈 동작으로 바꿈으로써, 전력 감소는 물론 속도 개선이 부분적으로 이루어진다. 또한, 입력 속도가 높으므로, 필터를 통한 지연이 매우 낮아진다.

또한, 상이한 필터 특성이 간단히 메모리에 저장되어 추가 주소 비트를 이용하여 선택되므로, 여기 개시된 본 발명 필터링 기술은 융통성이 있다는 장점을 제공한다. 상기 장치는 즉각적인 필터 특성 전환을 허용한다.

본 발명은 소정의 실시예를 참조하여 기술되어 있다. 그러나, 당업자들에게는, 상기 기재된 바람직한 실시예의 형태 이외의 특정 형태로 본 발명을 구현할 수 있다는 것이 명백하다. 이는 본 발명의 의도를 벗어나지 않고 이루어질 수 있다. 바람직한 실시예는 단지 설명적인 것으로서, 어떠한 경우에도 제한적인 것으로 여겨져서는 안된다. 본 발명 범위는 상기의 상세한 설명 외에도, 첨부된 특허 청구 범위에 의해 제공되며, 특허 청구 범위내에 포함되는 모든 변형 및 그에 상당하는 것을 포함시키고자 한다.

Claims

1-비트 데이터 샘플 L-비트 블록(여기서, L은 1보다 큼)을 수신하는 수단, 및

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 수단을 포함하는 것을 특징으로 하는 디지털 필터.

제 1항에 있어서,

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 수단은,

각각 필터 계수 또는 필터 계수의 부정을 선택적으로 출력하는(여기서, 상기 선택은 L 개의 1-비트 데이터 샘플 중 상응하는 샘플에 의해 제어됨) 다수(L)의 스위치, 및

L 개의 스위치의 출력을 모두 더함으로써 2^L필터 출력값 중 상응하는 값을 생성하는 수단을 포함하는 것을 특징으로 하는 디지털 필터.

제 1항에 있어서,

1-비트 데이터 샘플 L-비트 블록을 수신하도록 결합된 주소 포트를 가지며 내부에 2^L필터 출력값을 저장하는 주소 지정 메모리를 포함하는데, 상기 1-비트 데이터 샘플 L-비트 블록 각각은 2^L필터 출력값 중 상응하는 값을 주소 지정 함으로써 상기 주소 지정된 필터 출력값이 주소 지정 메모리의 출력에 제공될 수 있게 하는 것을 특징으로 하는 디지털 필터.

제 3항에 있어서,

상기 2^L필터 출력값은 2^L개의 가능한 L 값의 합을 나타내는데, 상기 값은 각각 L 필터 계수 중 한 계수 또는 L 필터 계수 중 한 계수의 부정을 선택적으로 나타내는 것을 특징으로 하는 디지털 필터.

제 3항에 있어서,

상기 2^L필터 출력값은 2^L개의 가능한 L 값의 합을 나타내는데, 상기 값은 각각 L 개의 필터 계수 중 하나 또는 0을 선택적으로 나타내는 것을 특징으로 하는 디지털 필터.

제 1항에 있어서,

다수(K)의 주소 지정 메모리로서, 1-비트 데이터 샘플 L-비트 블록의 상응하는 m(i) 비트 그룹을 수신하도록 결합된 주소 포트를 각각 가지며(여기서, 1 ≤i ≤K), 그 안에 2^m(i)개의 부분적인 필터 출력값을 각각 저장하는 다수(K)의 주소 지정 메모리, 및

K 개의 주소 지정 메모리로부터의 부분적인 필터 출력값을 모두 더함으로써 2^L개의 필터 출력값 중 상응하는 값을 생성하는 수단을 포함하는데,

상기 m(i) 비트 그룹 각각은, 2^m(i)개의 부분적인 필터 출력값 중 상응하는 값을 주소 지정 함으로써, 상기 주소 지정된 부분적인 필터 출력값이 주소 지정 메모리의 출력에 제공되도록 하는 것을 특징으로 하는 디지털 필터.

제 6항에 있어서,

1 ≤i ≤K 인 경우, m(i) = L/K 인 것을 특징으로 하는 디지털 필터.

제 1항에 있어서,

샘플링 클록의 제어하에 1-비트 데이터 샘플을 연속적으로 수신하는 L-비트 시프트 레지스터, 및

L-비트 래치로서, L-비트 시프트 레지스터의 병렬 출력으로부터 1-비트 데이터 샘플 L-비트 블록을 수신하도록 결합되며, 1-비트 데이터 샘플 L-비트 블록을 수신하는 수단에 1-비트 데이터 샘플 L-비트 블록을 제공하는 L-비트 래치를 더 포함하는데,

상기 L-비트 래치는 N 샘플링 클록 마다 한 번씩 나타나는 부분제거된 클록의 제어하에 래칭 동작을 수행하는 것을 특징으로 하는 디지털 필터.

제 1항에 있어서,

하나 이상의 연속-접속된 래치 수단을 더 포함하고, 상기 래치 수단은 각각 1-비트 데이터 샘플 N-비트 블록을 저장하는데,

상기 래치 수단 각각은 N 샘플링 클록마다 한 번씩 나타나는 부분제거된 클록 신호에 응하여 래칭 동작을 수행하며,

하나 이상 연속-접속된 래치 수단 각각으로부터의 출력은 함께 그룹화되어, 1-비트 데이터 샘플 L-비트 블록을 수신하는 수단에 제공되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성하는 것을 특징으로 하는 디지털 필터.

제 9항에 있어서,

상기 하나 이상의 연속-접속된 래치 수단의 마지막 래치 수단의 출력으로부터 하나 이상의 1-비트 데이터 샘플을 수신하여 래칭하도록 결합된 추가 래치 수단을 더 포함하는데,

상기 추가 래치 수단은 부분제거된 클록 신호에 응하여 래칭 동작을 수행하며,

상기 추가 래치 수단으로부터의 출력은 1-비트 데이터 샘플 L-비트 블록을 수신하는 수단에 제공되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성하는 것을 특징으로 하는 디지털 필터.

제 9항에 있어서,

샘플링 클록의 제어하에 1-비트 데이터 샘플을 연속 수신하여, 1-비트 데이터 샘플 N-비트 블록을 제 1래치 수단에 제공하는 N-비트 시프트 레지스터를 더 포함하는 것을 특징으로 하는 디지털 필터.

1-비트 데이터 샘플 L-비트 블록(여기서, L은 1보다 큼)을 수신하는 단계, 및

1-비트 데이터 샘플 L-비트 블록을 이용하여 2L 필터 출력값 중 상응하는 값을 선택하는 단계를 포함하는 것을 특징으로 하는 디지털 필터링 방법.

제 12항에 있어서,

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 값을 선택하는 단계는,

L 개의 1-비트 데이터 샘플 각각을 이용하여 상응하는 필터 계수 또는 필터 계수 부정을 선택적으로 정함으로써 결과값을 결정하는 단계, 및

L 개의 결과값을 모두 더함으로써 2^L필터 출력값 중 상응하는 출력값을 생성하는 단계를 포함하는 것을 특징으로 하는 디지털 필터링 방법.

제 12항에 있어서,

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 출력값을 생성하는 단계는,

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값을 그 안에 저장하고 있는 주소 지정 메모리를 주소 지정 함으로써(여기서, 1-비트 데이터 샘플 L-비트 블록 각각은 2^L개의 필터 출력값 중 상응하는 값을 주소 지정함), 상기 주소 지정된 필터 출력값을 주소 지정 메모리의 출력에 제공되도록 하는 단계를 포함하는 것을 특징으로 하는 디지털 필터링 방법.

제 14항에 있어서,

상기 2^L필터 출력값은 2^L개의 가능한 L 값의 합을 나타내는데, 상기 값은 각각 L 필터 계수 중 한 계수 또는 L 필터 계수 한 계수의 부정을 선택적으로 나타내는 것을 특징으로 하는 디지털 필터링 방법.

제 14항에 있어서,

상기 2^L필터 출력값은 2^L개의 가능한 L 값의 합을 나타내며, 상기 값은 각각 L 필터 계수 중 하나 또는 0을 선택적으로 나타내는 것을 특징으로 하는 디지털 필터링 방법.

제 12항에 있어서,

1-비트 데이터 샘플 L-비트 블록을 이용하여 2^L필터 출력값 중 상응하는 출력값을 선택하는 단계는,

1-비트 데이터 샘플 L-비트 블록의 m(i) 비트 그룹을 이용하여 다수(K)(여기서, 1 ≤i ≤K)의 주소 지정 메모리 중 상응하는 메모리를 주소 지정 함으로써, 상기 주소 지정된 부분적인 필터 출력값이 주소 지정 메모리의 출력에 제공되도록 하는 단계, 및

K 개의 주소 지정 메모리로부터의 부분적인 필터 출력값을 모두 더함으로써 2^L필터 출력값 중 상응하는 값을 생성하는 단계를 포함하는데,

상기 주소 지정 메모리는 그 안에 2^m(i)개의 부분적인 필터 출력값을 저장하며, m(i) 비트 그룹 각각은 2^m(i)부분적인 필터 출력값 중 상응하는 값을 주소 지정하는 것을 특징으로 하는 디지털 필터링 방법.

제 17항에 있어서,

1 ≤i ≤K 인 경우, m(i) = L/K 인 것을 특징으로 하는 디지털 필터링 방법.

제 12항에 있어서,

샘플링 클록의 제어하에 1-비트 데이터 샘플을 연속 수신하여 가장 최근에 수신된 L 개의 1-비트 데이터 샘플을 저장하는 단계, 및

L 개의 가장 최근에 수신된 1-비트 데이터 샘플을 래칭하여 상기 래칭된 1-비트 데이터 샘플을 1-비트 데이터 샘플 L-비트 블록으로 이용하는 단계를 포함하는데, 상기 래칭 동작은 N 샘플링 클록마다 한 번 수행되는 것을 특징으로 하는 디지털 필터링 방법.

제 12항에 있어서,

하나 이상의 연속 래칭 단계를 더 포함하고, 상기 래칭 단계 각각은,

1-비트 데이터 샘플 N-비트 블록을 저장하는 단계, 및

수신되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성하도록 상기 하나 이상의 연속 래칭 단계 각각으로부터의 래칭된 값을 함께 그룹화하는 단계를 더 포함하는데,

상기 각 래칭 단계는 N 샘플링 클록마다 한 번 나타나는 부분제거된 클록 신호에 응하여 수행되는 것을 특징으로 하는 디지털 필터링 방법.

제 20항에 있어서,

상기 하나 이상의 연속 래칭 단계 중 마지막 단계의 출력으로부터 하나 이상의 1-비트 데이터 샘플을 수신하여 래칭하는 단계, 및

수신되는 1-비트 데이터 샘플 L-비트 블록의 적어도 일부를 형성하도록 추가 래칭 단계로부터의 래칭된 값을 이용하는 단계를 포함하는데, 상기 추가 래칭 단계가 부분제거된 클록 신호에 응하여 수행되는 것을 특징으로 하는 디지털 필터링 방법.

제 20항에 있어서,

샘플링 클록의 제어하에 1-비트 데이터 샘플을 연속 수신하여, 연속 래칭 단계의 제 1 단계에 이용하기 위한 1-비트 데이터 샘플 N-비트 블록을 제공하는 단계를 더 포함하는 것을 특징으로 하는 디지털 필터링 방법.