KR910005791B1 - 영상신호 처리용 멀티플라이어리스 fir 디지탈 필터 - Google Patents

Abstract

내용 없음.

Description

영상신호 처리용 멀티플라이어리스 FIR 디지탈 필터

제1도는 종래의 직렬형 디지탈 필터 시스템 구성도.

제2도는 종래의 멀티플라이어를 사용하는 디지탈 필터 시스템 구성도.

제3도는 이 발명의 멀티플라이어리스 디지탈 필터 시스템의 개략 구성도.

제4도는 이 발명의 멀티플라이어리스 디지탈 필터 시스템의 회로 구성도.

제5도는 아나로그 필터의 주파수 특성도.

제6도는 디지탈 필터의 주파수 특성도.

제7도는 이 발명의 주파수 샘플링 응답 특성도.

제8도는 이 발명에 사용되는 피롬의 내부 블록 다이어그램이다.

* 도면의 주요부분에 대한 부호의 설명

R : 레지스터 SR : 시프트레지스터

PROM : 피롬 ADDER : 애더

ALU : 처리장치

이 발명은 영상신호를 처리하기 위한 디지탈 필터에 관한 것으로 특히 멀티플라이어를 사용하지 않으면서 고속의 클럭으로 동작시킬 수 있는 영상신호처리용 멀티플라이어리스 FIR(Finite Impulse Respouse) 디지탈 필터에 관한 것이다.

종래의 디지탈 필터는 제1도에 도시한 바와같이, 양자화된 입력데이터(X^jn)가 시프트레지스터(SR₁,SR₂)를 통하여 직렬로 시프트되면서 데이터 비트(X^jn,X^jn-1,X^jn-2)가 차례로 롬(ROMO)에 입력된다.

이 데이터 비트(X^jn,X^jn-1,X^jn-2)는 롬(ROMO)에 메모리된 해당 필터 계수를 출력시켜서 레지스터(R₄,R₅) 및 가·감산용 처리장치(ALU₁,ALU₂)로 처리한 후 시프트레지스터(SR₃)로 출력하게 되며, 상기 시프트레지스터(SR₃)의 출력데이터가 시프트레지스터(SR₄)로 직렬 시프트되면서 얻어지는 데이터비트(Y^jn-2,Y^jn-1)는 상기 롬(ROMo)으로 입력되게 된다.

이때 2개의 데이터 워드는 레지스터(R₄,R₅)에서의 애디션 사이클(Addition Cycle)을 오우버랩(Overlap)시키게 되므로 처리능력비(Throughput Rate)의 상승을 초래하게 된다. 따라서 이러한 데이터 직렬시프트방식의 디지탈 필터는 하드웨어적 구성은 간단하게 구현되어지나 그 스피드가 떨어지는 문제점을 가지게 된다.

한편, 상기한 처리능력비를 향상시키기 위한 방식으로서 제2와 같은 데이터 병렬시프트방식이 있다.

이를 설명하면 다음과 같다.

양자화된 데이터가 시프트레지스터(SR₁-SR₅)로 구성되는 레지스터어레이(11)에서 시프트되면서 각 레지스터에서 출력되는 데이터비트(X^On-Y^On-2)(X¹n-Y¹n-2)…(X⁷n-Y⁷n-2)가 멀티플라이어(MP₁-MP₈)로 구성되는 멀티플라이어어레이(13)로 입력된다. 이때 상기 멀티플라이어어레이(13)에서는 롬(ROM₁OROM₈)으로 구성되는 롬어레이(12)의 각 필터계수와 상기 레지스터어레이(11)의 출력데이터를 처리하여 애더(ADDER₁-ADDER₇)로 구성된 애더트리에 상기 멀티플라이어어레이(13)가 각 데이터(2℉∼2⁷℉)를 출력한다. 이에 따라 상기 애더트리에서는 상기 멀티플라이어어레이(13)의 데이터를 처리하여 레지스터(R₈)를 거쳐 최종데이터(Yn)를 출력하게 된다.

그러나 이러한 디지탈 필터는 레지스터어레이(11)에서 출력되는 데이터비터(X^On-Y⁷n-2)와 롬어레이(12)에서 출력되는 필터계수를 멀티플라이어레이(13)에서 일괄처리하게 되므로 그 처리속도가 빠르게 되는 잇점은 있으나, 여기에서 사용되는 멀티플라이어(MP₁-MP₈)가 상당히 고가이고 또한 각 레지스터(SR₁-SR₅)에서 출력되는 데이터비트(X^On-X⁷n…Y^On-2-Y⁷n-2)의 처리비트수가 증가됨에 따라 요구되는 시스템에서는 전 데이터 처리시간(애디션타임+멀티플라이어의 계산시간)중 멀티플라이어가 차지하는 시간이 크므로 그만큼 스피드를 향상시키는데 제약이 따르게 된다.

이 발명은 이와 같은 점에 착안하여서 된 것으로, 이 발명의 목적은 시스템의 구성이 간편하면서 영상신호처리에 있어서 리니어 페이즈(Linear Phase) 특성을 구형할 수 있는 고속의 멀티플라이어리스 FIR 디지탈필터를 제공하는데 있다.

이 발명의 다른 목적은 영상신호가 직·병렬방식으로 데이터를 처리하고 주로 시스템을 TTL 게이트로 구성함에 따라 집적화가 용이한 씨모스를 이용할 수 있는 영상신호 처리용 멀티플라이어리스 FIR 디지탈 필터 시스템을 제공하는데 있다.

이 발명의 또다른 목적은 롬에 저장된 필터 특성계수의 내용만 변경시켜 여러종류의 FIR 디지탈 필터(LPF,HPF,BPF,BSF)를 구현할 수 있는 영상신호처리용 멀티플라이어리스 FIR 디지탈 필터를 제공하는데 있다. 이러한 목적을 달성하기 위한 이 발명은 영상신호를 처리하기 위한 디지탈 필터 시스템에 있어서, 필터 차수에 비례하는 회수의 승산을 하드웨어적으로 줄이기 위해 양자화된 데이터를 순차적으로 이동시켜 샘플데이터를 출력시키는 시프트레지스터 수단과, 이의 출력은 멀티플렉서를 거치지 않고 필터의 특성계수를 미리 부호화해 놓은 피롬수단과, 상기 피롬의 출력데이터를 멀티플리케이션으로 처리하게 하는 애더수단과, 상기 애더의 전, 후단에서 처리되는 데이터의 버퍼링 역할을 하는 레지스터수단으로된 영상신호 처리용 멀티플라이어스 디지탈 필터에 그 특징이 있다.

이와 같은 이 발명에 따른 영상신호 처리용 멀티플라이어스 FIR 디지탈 필터에 대한 일실시예에 대하여 첨부도면에 따라서 상세히 설명하면 다음과 같다.

통상적으로 FIR 디지탈 필터는 영상신호처리에 적용됨에 따라, 예리한 컷오프 주파수특성을 가지는 같은 차수의 IIR(Infinite Impulse Response) 디지탈 필터에 비해 위상이 리니어 해야하는 조건이 필요하다.

이러한 FIR 디지탈 필터는 주파수특성에 대한 함수식이 주어져 있지않고, 임의의 주파수특성을 나타내고 있으므로 주파수 샘플링 설계방법을 사용한다.

이 주파수 샘플링 설계방법은 유한한 길이의 간격을 갖고있는 시퀀스에 DFT(Discrete Fourier Transform)을 적용하여 n의 구간을 N으로 제한한

을 계산하는 CAD(Computer Aided Design)을 이용하게 된다. 이때 DFT는 ω에 대한 연속함수가 아니고, 주파수 축상에서 등간격으로 떨어져있는 주파수 샘플들로 이루어진 유한한 길이의 시퀀스로서, FIR 디지탈 필터의 임펄스 응답인 h(n)의 길이를 N이라면 h(n)의 DFR H(h)는

로 주어진다(단, 0≤K≤K-1), 여기서 h(n)은 원하는 필터에대한 임펄스 응답인 hd(n)의 근사해가 된다. 따라서 h(n)은 다음의 역 DFT에 의해 얻어진다.

이때, ≤n≤N-1이다. 이 DFT를 직접 계산하기 위해서는 N값이 커짐에 따라 막대한 계산량이 요구된다. 따라서 FFT(Fast Fourier Transfrom)는 이 계산시간을 크게 감소시킨 아주 효율적인 컴퓨터 알고리즘으로서 스펙트럼 아날리시스를 비롯해서 복잡한 디지탈신호 처리까지도 실시간으로 수행할 수 있도록 이바지 하고 있다.

이 FIR 디지탈 필터를 설계하는 과정을 설명하면, 제5도와 같은 아날로그 필터에 대한 디지탈 필터의 주파수 특성 h(e)는 제6도에서 도시하고 있는 바와같이 같은 주기가 2인 주기 함수가 된다. H(e)로부터 h(n)을 구하기 위해 주파수 축을 N개의 등간격으로 샘플링하여 각각 해당하는 N개의 진폭 H(e) 즉, H(h)를 결정한다(단, 0≤K≤K-1).

한 주기 2π(N=16)에 대한 특성은 제7도에서 도시하고 있는 바와같다.

또한, FIR 필터리니어 위상

로부터 0≤K≤K-1인 범위에서 N개의 위상값 θ(k)를 얻는다. 여기서

의 관계를 대입하면

가된다.(단, 0≤k≤N-1)

따라서,

를 상기 식(B)에 대입하여 역 DFT를 계산하면 그 결과 N개의 h(n)값을 얻게 된다. 이때 리니어 조건 h(n)=h(N-1-n)이 성립함을 확인할 수 있다.

한편, FFT에 의해서 구한 h(h)값들을 이용하여 원래 주어진 FIR 필터의 특성을 검증할 필요가 있게된다. 왜냐하면, 주어진 주파수 특성과 설계된 근사적 특성사이에 에러를 최소화 하여야 하기 때문이다. 따라서 상기 식(A)로부터 ｜H(e^jw)｜를 구하면 다음과 같다.

단, h(0),h(1),h(2),…h(N-1)은 FFT에 의해서 얻은 N개의 h(n)값들에 해당된다.

이 발명의 디지탈 필터를 고속 직병렬형 하드웨어로 구현하는데 있어, 시스템 펑크션 N(z)를 하드웨어로 구현할 경우 여러 가지 형태로 구성을 생각할 수 있는데, 그중에서 가장 바람직한 형태는 최소수의 부품으로 디퍼런스 어궤이션을 수행하는 구조이다. 딜레이소자가 감소하면 메모리의 크기가 줄어들고 멀티플라이어를 감소시키면 연산속도가 증가하여 광역신호까지도 실시간 처리가 가능해 진다.

따라서, 이 발명에 사용된 영상신호는 그 대역폭이 약 42MHZ의 광역신호이며, 샘플링비는 14.3MHZ로서 고속으로 처리할 수 있는 구조가 요구된다. 그러므로 가장 최소수의 바이너리에더, 멀티플라이어 및 딜레이소자를 필요로하는 표준형을 사용하지 않으면 안되게 되는데, 표준형중에서 가장 고속으로 동작하는 병렬형을 사용한다 할지라도 필터 차수에 비례하는 고속의 멀티플라이어가 필요하게 된다.

또한, 가격면에서도 아주 고가이다. 만약 이 발명에 N=16이면 16개의 고속 멀티플라이어가 필요하며, 뿐만아니라, 필터 계수를 기억하는 롬도 필수적이다.

따라서 이 발명에서는 멀티플라이어를 전혀 사용하지 않으면서 아주 고속으로 동작하는 고속직병렬형의 구형을 제시하고자 한다. 이 방법은 멀티플라이어를 사용하지 않고, 그 대신 롬 등 기억소자를 사용하여 덧셈과 쉬프트동작만을 반복함으로서 소위 어레이멀티플라케이션을 수행하는 새로운 기법이다.

이하 첨부한 도면에 따라 이 발명을 상세히 설명하면 다음과 같다.

제3도는 멀티플라이어스 타입의 비트 시리얼 매카니즘을 나타내는 블록다이어그램으로서, 입력데이터(X(n))가 n개의 시프트레지스터(SR₁-SRn)로 된 시프트레지스터어레이를 직렬로 거치면서 딜레이된 각 시프트레지스터의 출력데이터(X^j(n-1)…(X^j(n-N+1))를 최하위비트(LSB)로부터 차례로 샘플하여 필터 계수가 메모리된 피롬(PROM)으로 입력되게 연결하고, 상기 피롬(PROM)의 출력이 레지스터(R₁,R₂)와 처리장치(ALU)에서 처리된 후 레지스터(R₃)를 통하여 출력(Yn)으로 나오도록 연결 구성한다.

제4도는 n=8, B=8인 고속직병렬형 FIR 디지탈 필터를 예로든 것으로, 양자화된 데이터가 시프트레지스터 어레이(SR₁-SR₈)를 거치면서 각 시프트레시스터에서 출력되는 데이터(X^ON-X⁷n)…(X^On-7-X^On-7)중 한비트씩을 동시에 샘플한 데이터(X⁷n-X⁷n-7)…(X^On-X^On-7)가 각 피롬어레이(PROM₁-PROM)로 입력되게 연결하고, 이들 피롬어레이(PROM₁-PROM₆)의 출력데이터가 애더트리(A₁-A₇)에서 어레이 멀티플리케이션으로 처리되게 연결하며, 상기 애더트리(A₁-A₁₅)를 구성하는 각 애더의 전단에는 스토리지레지스터(R₁-R₁₅)를 두어 구성한다.

이와 같이 구성되는 이 발명의 작용 및 효과를 설명하면 다음과 같다.

이 발명의 기본도가 되는 제3도에 대해 동작원리를 설명하면, 입력데이터(X^j(n))는 최하위비트(LSB)로부터 직렬로 시프트레지스터(SR₁)로부터 시프트레지스터(SR₇)까지 한샘플씩 딜레이 된다.

예를들어 B=8이면 8비트 SLSO(Serial In Serial Out)의 시프트레지스터가 사용된다. n개의 데이터비트들은 각 시프트레지스터(SR₁-SRn)의 출력으로 되면서 각 피롬(PROM) 어레이에 어드레스를 지정하게 된다.

상기 피롬(PROM)어레이에 어드레스된 데이터와 피롬(PROM)어레이에 저장된 필터계수와의 매트릭스 및 멀티플렉싱으로 외부의 클럭인에이블신호에 의해 피롬(PROM)내부의 상태 출력(FX^j(n-k))이 레지스터(R₁)에 로드 되어진다. 이를 설명하기 위한 상기 피롬(PROM)의 내부 블록다이어그램을 제8도에서 도시하고 있다. 여기에서 A₀-A₈은 어드레스이며, 이러한 9개의 어드레스중 A 어드레스를 하이로 고정시켜 사용하게 된다.

한편, 초기에 클리어된 레지스터(R₂)와 덧셈이 수행되고난 후 어큐물레이터(Accumulator)에 로드되어진다. 그런데, 어레이 멀티플리케이션을 이용하여 원하는 FIR 필터를 하드웨어로 구현 할 때를 살펴보면, 간격이 N인 FIR 필터의 임펄스응답이 h(n)일 때 출력 Y(n)은

으로 주어지므로, 모든 입력 X(n)값을 |X(n)|〈1로 제한하고 사인(sign)을 포함해서 B개의 비트로 표시하면,

이다. 여기에서 (x)(n)은 사인비트이다. 한편, 식(D)에서 식(E)를 대입하면

로 된다. 여기서

이다.

따라서, 상기 식(F)의 2^-j항을 고려해서 덧셈 수행후 1비트가 우측으로 시프트된 다음 레지스터(R₂)에 로드되어 진다.

이와 같은 동작이 B-1번 수행된 후 마지막 B번째 사인비트가 시프트레지스터(SR₁-SRn)의 출력에 나타나면 2의 보수 덧셈을 수행하여 레지스터(R₃)에서 출력 Y(n)이 나오게 된다.

이로써 X(n)의 한샘플에 대한 어레이 멀티플리케이션이 끝나고 다음 샘플을 계산할 준비를 하게 된다.

그러나 제3도의 비트시리얼방식은 피롬(PROM)의 액세스타임이 약 50ns일 때 B가 8비트인 경우 400ns 즉, 2.5MHZ의 워드레이트로서 이 발명에서 요구하는 14.3MHZ 이상에는 전혀 미치지 못하고 있으므로 이 방식을 수정하여 고속으로 동작하는 완전 직병렬방식인 제4도를 채택하였다. 이 경우 하드웨어 복잡성은 상당히 증가하지만 그대신 로우 스피드의 로직 디바이스를 사용할 수 있기 때문에 집적화가 용이하게 된다.

제4도는 이 발명에 대한 구체적인 회로도로서 N=8, B=8인 고속 직병렬형 FIR 디지탈 필터를 나타내고 있다. 여기서 8개의 피롬(PROM₁-PROM₈)의 내용은 모두 동일하며, 데이터의 오우버플로우 혹은 언더플로우를 방지하기 위해 ±1로 스켈링 하게된다. 또한, 2항에 대한 고려는 하드웨어적으로 처리하고 있다. 특히, 3레벨에 걸쳐있는 각각의 애더트리(A₁-A₇)의 입력과 출력에 스토리지 레지스터(R₁-R₁₅)를 추가함으로써 모든 레벨에서 동시에 연산이 수행되도록 하였다. 여기서 모든 시프트레지스터(SR₁-SR₈)들은 이 시스템의 매스터클럭인 14.3MHZ에 의해 동작된다. 또한, 이 발명의 필터가 N=16일 경우에는 Y(n)=

가 된다. 리니어 페이즈조건 h(n)=h(15-n)을 고려하면

위 식의 두항은 각각 상기 식(D)에서 N=8에 해당하므로 제4도와 똑같은 구조의 고속직병렬형 회로의 출력끼리 서로 더해주면 된다.

이상에서 설명한 바와같은 이 발명은, 영상신호 처리용 디지탈 필터를 멀티플라이어리스 타입의 직병렬신호 처리방식으로 구현하게 됨에따라, 고속의 클럭으로 영상신호를 처리할 수 있는 저렴한 가격의 디지탈 필터를 제공하게 되는 것이다. 또한, 디지탈 필터의 고집적화가 가능하게 되는 것이다.

Claims (1)

1. 영상신호를 처리하기 위한 디지탈 필터 시스템에 있어서, 필터 차수에 비례하는 회수의 승산을 하드웨어적으로 줄이기 위해 양자화된 데이트를 순차적으로 이동시켜 샘플 데이터를 출력시키는 시프트 레지스터수단과, 이의 출력은 멀티플렉서를 거치지 않고 필터의 특성 계수를 미리 부호화해 놓은 피롬 수단과, 상기 피롬(PROM)의 출력데이터를 멀티플리케이션으로 처리하게 하는 애더트리수단과, 상기 애더(ADDER₁-ADDER₇)의 전, 후단에서 처리되는 데이터의 버퍼링 역할을 하는 레지스터 수단으로 구성된 것을 특징으로 하는 영상신호 처리용 멀티플라이어리스 FIR 디지탈 필터.

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