JPH06260890A - 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 - Google Patents
高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法Info
- Publication number
- JPH06260890A JPH06260890A JP5083320A JP8332093A JPH06260890A JP H06260890 A JPH06260890 A JP H06260890A JP 5083320 A JP5083320 A JP 5083320A JP 8332093 A JP8332093 A JP 8332093A JP H06260890 A JPH06260890 A JP H06260890A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- memory elements
- digital filter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 集積回路内に単一の小さなシリコン空間を占
有でき、製造およびフィルタプログラム段階における時
間を大幅に節約できる高分解能ディジタルフィルタを得
る。 【構成】 高分解能ディジタルフィルタは入力信号とし
てサンプルされたディジタル信号を受けるメモリ構造
３，４と、このメモリ構造および加算器１０，１１間に
接続された遅延ブロックを有する加算器チェーン１３と
を含む。加算器１０，１１はメモリ構造の出力側に接続
され、入力信号を所定の周波数応答特性を有する出力信
号に変換する。メモリ構造は少なくとも一対の揮発性メ
モリ要素を含み、各メモリ要素はサンプル信号の一部分
のみ入力される。
有でき、製造およびフィルタプログラム段階における時
間を大幅に節約できる高分解能ディジタルフィルタを得
る。 【構成】 高分解能ディジタルフィルタは入力信号とし
てサンプルされたディジタル信号を受けるメモリ構造
３，４と、このメモリ構造および加算器１０，１１間に
接続された遅延ブロックを有する加算器チェーン１３と
を含む。加算器１０，１１はメモリ構造の出力側に接続
され、入力信号を所定の周波数応答特性を有する出力信
号に変換する。メモリ構造は少なくとも一対の揮発性メ
モリ要素を含み、各メモリ要素はサンプル信号の一部分
のみ入力される。
Description
【０００１】
【産業上の利用分野】この発明は、入力としてサンプル
されたディジタル信号を受けるメモリ構造と、その間に
遅延ブロックを有し、加算器がメモリの出力側に接続さ
れ、入力を所定の周波数応答特性を有する出力信号に変
換する加算器チェーンとを含む型の高分解能ディジタル
フィルタに関するものである。また、この発明は、サン
プルされたディジタルコード信号をろ波する方法に関す
る。
されたディジタル信号を受けるメモリ構造と、その間に
遅延ブロックを有し、加算器がメモリの出力側に接続さ
れ、入力を所定の周波数応答特性を有する出力信号に変
換する加算器チェーンとを含む型の高分解能ディジタル
フィルタに関するものである。また、この発明は、サン
プルされたディジタルコード信号をろ波する方法に関す
る。
【０００２】この発明は、特に、排他的でないけれど
も、ディジタル対称ＦＩＲ（有限インパルス応答）に向
けられ、実例の便宜上明細書、文献を通してかかる用途
に対してなされる。
も、ディジタル対称ＦＩＲ（有限インパルス応答）に向
けられ、実例の便宜上明細書、文献を通してかかる用途
に対してなされる。
【０００３】
【従来の技術】周知のように、ディジタルフィルタは入
力として受けたサンプル信号を所定の周波数応答特性を
有する他のサンプル信号に変換することを意図された装
置である。サンプル信号は明らかにフィルタ精度、また
は分解能が依存する所定数のｎビットでコード化された
ディジタル信号を含む。
力として受けたサンプル信号を所定の周波数応答特性を
有する他のサンプル信号に変換することを意図された装
置である。サンプル信号は明らかにフィルタ精度、また
は分解能が依存する所定数のｎビットでコード化された
ディジタル信号を含む。
【０００４】ディジタルフィルタは主にディジタルオシ
ロスコープ、スペクトルアナザイラ、およびオーディオ
・ビデオ信号処理器に使用される。さらに、このような
フイルタは、それらが対応するアナログフィルタを凌駕
して与える多数の利益のため次第に受容されてきてい
る。
ロスコープ、スペクトルアナザイラ、およびオーディオ
・ビデオ信号処理器に使用される。さらに、このような
フイルタは、それらが対応するアナログフィルタを凌駕
して与える多数の利益のため次第に受容されてきてい
る。
【０００５】事実、同じ機能のため、ディジタルフィル
タは非常に狭い伝送帯域を可能とし、電力および動作温
度における時間と変動の両方についてより安定してい
る。ディジタルフィルタはディジタル乗算器おける加算
器を用いた集積回路内で実施されてきている。
タは非常に狭い伝送帯域を可能とし、電力および動作温
度における時間と変動の両方についてより安定してい
る。ディジタルフィルタはディジタル乗算器おける加算
器を用いた集積回路内で実施されてきている。
【０００６】ディジタル乗算器は、入力信号のサンプル
値とフィルタ伝達関数の係数の積が記憶されているルッ
クアップテーブルのような不揮発性メモリ構造で実現で
きる。 この種の構造は、例えばＩＩＥＥ学会誌の半導
体回路，第２５巻，第６号，１９９０年１２月号におけ
る“30ーMSamples/sプログラマブルフィルタ処理器”と
題する記事やここに参照により組み入れられているこの
同じ出願人によって出願されたイタリア特許出願第2295
4ーA/88号に記載されている。
値とフィルタ伝達関数の係数の積が記憶されているルッ
クアップテーブルのような不揮発性メモリ構造で実現で
きる。 この種の構造は、例えばＩＩＥＥ学会誌の半導
体回路，第２５巻，第６号，１９９０年１２月号におけ
る“30ーMSamples/sプログラマブルフィルタ処理器”と
題する記事やここに参照により組み入れられているこの
同じ出願人によって出願されたイタリア特許出願第2295
4ーA/88号に記載されている。
【０００７】
【発明が解決しようとする課題】多くの点で有益である
一方、従来の方法は以下に述べるような欠点を有する。
入力信号をサンプリングするのに使用されるビット数が
ｎで表され、フィルタ係数の総数がＮで表され、そして
ｐがサンプル値と係数の積を記憶するのに必要なビット
数を表すとき、メモリサイズは2nNpで与えられることが
分かる。１ビットだけでも入力信号のサンプリングを増
加すると、それによりフィルタ分解能が上がり、メモリ
サイズが２倍になることは上述より容易に確認できる。
例として、オーディオおよびビデオ信号に対するフィル
タの性能を改善するのに強く所望されるように、現在の
応用例の代表である８ビットのサンプリングから１２ビ
ットのサンプリングへの仮説的変換を仮定する。
一方、従来の方法は以下に述べるような欠点を有する。
入力信号をサンプリングするのに使用されるビット数が
ｎで表され、フィルタ係数の総数がＮで表され、そして
ｐがサンプル値と係数の積を記憶するのに必要なビット
数を表すとき、メモリサイズは2nNpで与えられることが
分かる。１ビットだけでも入力信号のサンプリングを増
加すると、それによりフィルタ分解能が上がり、メモリ
サイズが２倍になることは上述より容易に確認できる。
例として、オーディオおよびビデオ信号に対するフィル
タの性能を改善するのに強く所望されるように、現在の
応用例の代表である８ビットのサンプリングから１２ビ
ットのサンプリングへの仮説的変換を仮定する。
【０００８】適当な仮説的メモリ構造は、前者の８ビッ
トのコードにより要求されるものとと同じ大きさの１６
倍のサイズでなければならない。それ故、このようなメ
モリは集積される回路に極端な量の空間を占有する。さ
らに、アクセス時間が増大したコードの複雑さおよびメ
モリサイズの両方、特に列当たりのビット数に強く依存
しているので、データアクセスの適当な速度が欠如して
いる。現在の時点では、改善されたフィルタ精度または
分解能を得ようとするどんな時でもこの非常に大きく拡
大するメモリを取り囲む問題に対する十分な解決方法は
何も提案されていない。
トのコードにより要求されるものとと同じ大きさの１６
倍のサイズでなければならない。それ故、このようなメ
モリは集積される回路に極端な量の空間を占有する。さ
らに、アクセス時間が増大したコードの複雑さおよびメ
モリサイズの両方、特に列当たりのビット数に強く依存
しているので、データアクセスの適当な速度が欠如して
いる。現在の時点では、改善されたフィルタ精度または
分解能を得ようとするどんな時でもこの非常に大きく拡
大するメモリを取り囲む問題に対する十分な解決方法は
何も提案されていない。
【０００９】この発明の基本的技術問題は、多数のビッ
トでコード化されたディジタルサンプル信号を高分解能
処理できるような構造と機能特徴を有し、現在の時点で
一般に提案されている方法の限界を克服したディジタル
フィルタおよびこれに関連したろ波方法を提供すること
である。
トでコード化されたディジタルサンプル信号を高分解能
処理できるような構造と機能特徴を有し、現在の時点で
一般に提案されている方法の限界を克服したディジタル
フィルタおよびこれに関連したろ波方法を提供すること
である。
【００１０】この発明に基づく考えは、サンプル信号コ
ードを少なくとも２つの部分に分割し、次に各部分を個
別に他方から一方へろ波し、最後にそのサンプルされた
出力信号を復元するものである。
ードを少なくとも２つの部分に分割し、次に各部分を個
別に他方から一方へろ波し、最後にそのサンプルされた
出力信号を復元するものである。
【００１１】
【課題を解決するための手段】この考えに基づいて、技
術問題は、入力としてサンプルされたディジタル信号を
受け、かつ出力を有するメモリ構造を含む高分解能ディ
ジタルフィルタによって解決される。このメモリ構造の
出力側に加算器が接続され、入力信号を所定の周波数応
答特性を有する出力信号に変換する。メモリ構造は第１
および第２の不揮発性メモリ要素を含み、各メモリ要素
が入力として入力信号の異なる部分を受ける。
術問題は、入力としてサンプルされたディジタル信号を
受け、かつ出力を有するメモリ構造を含む高分解能ディ
ジタルフィルタによって解決される。このメモリ構造の
出力側に加算器が接続され、入力信号を所定の周波数応
答特性を有する出力信号に変換する。メモリ構造は第１
および第２の不揮発性メモリ要素を含み、各メモリ要素
が入力として入力信号の異なる部分を受ける。
【００１２】
【実施例】この発明のディジタルフィルタの特徴および
利点は、添付図面を関連して制限のない例を通し読み取
ることによりその実施例の次の詳細な説明から明らかに
なるであろう。図１はこの発明による高分解能ディジタ
ルフィルタ１を全体的かつ概略的に示す図である。この
高分解能ディジタルフィルタ１は、所要のディジタルコ
ードサンプル信号ｘ（ｎ）が入力され、所定の周波数応
答特性を有する別のサンプル信号ｙ（ｎ）を出力する。
利点は、添付図面を関連して制限のない例を通し読み取
ることによりその実施例の次の詳細な説明から明らかに
なるであろう。図１はこの発明による高分解能ディジタ
ルフィルタ１を全体的かつ概略的に示す図である。この
高分解能ディジタルフィルタ１は、所要のディジタルコ
ードサンプル信号ｘ（ｎ）が入力され、所定の周波数応
答特性を有する別のサンプル信号ｙ（ｎ）を出力する。
【００１３】高分解能ディジタルフィルタ１は、線形位
相，ＦＩＲ（有限インパルス応答）型あり、換言すれ
ば、入力信号ｘ（ｎ）および出力信号ｙ（ｎ）は、出力
サンプルｙ（ｎ）が単に現在および過去の入力サンプル
に依存することを示す次の関係式で任意の離散時間に関
係付けられる。
相，ＦＩＲ（有限インパルス応答）型あり、換言すれ
ば、入力信号ｘ（ｎ）および出力信号ｙ（ｎ）は、出力
サンプルｙ（ｎ）が単に現在および過去の入力サンプル
に依存することを示す次の関係式で任意の離散時間に関
係付けられる。
【００１４】
【００１５】係数ａ（ｉ）は有限数Ｎであり、パルスに
対するフィルタ応答から得ることができる。本質的に、
関係式（１）はシステムのインパルス応答を表すサンプ
ルと適当に遅延された入力サンプルの一連の積および和
を求めることにより、出力列ｙ（ｎ）を入力列ｘ（ｎ）
から得ることができることを示す。
対するフィルタ応答から得ることができる。本質的に、
関係式（１）はシステムのインパルス応答を表すサンプ
ルと適当に遅延された入力サンプルの一連の積および和
を求めることにより、出力列ｙ（ｎ）を入力列ｘ（ｎ）
から得ることができることを示す。
【００１６】さらに、高分解能ディジタルフィルタ１
は、複素変数ｚと対照して表されかつ一列の出力信号ｙ
（ｎＴ）の変換Ｚ対一列の入力信号ｘ（ｎＴ）の変換の
比として規定されるいわゆる伝達関数Ｈ（ｚ）即ち、次
式をを使用して識別できる。
は、複素変数ｚと対照して表されかつ一列の出力信号ｙ
（ｎＴ）の変換Ｚ対一列の入力信号ｘ（ｎＴ）の変換の
比として規定されるいわゆる伝達関数Ｈ（ｚ）即ち、次
式をを使用して識別できる。
【００１７】
【００１８】その伝達関数の回路法合成は、各入力ｘ
（ｎ）に対して出力ｙ（ｎ）が式（１）と一致して生じ
るような方法で配列されたラッチ、ディジタル乗算器お
よび加算器を使用して、実質的に集積回路の形でフィル
タを実現できる。
（ｎ）に対して出力ｙ（ｎ）が式（１）と一致して生じ
るような方法で配列されたラッチ、ディジタル乗算器お
よび加算器を使用して、実質的に集積回路の形でフィル
タを実現できる。
【００１９】例えば、一連のＮ−１加算器（＋）を使用
し、各々が第１および第２の入力、および出力を有する
従来のディジタルフィルタを図３に図式的に示す。各加
算器の出力側は、遅延ブロックＤを介して次の加算器の
第１の入力端に接続される。各加算器の第２の入力端は
対応する乗算器Ｘの出力側に接続される。乗算器Ｘと関
連するフィルタの周波数応答係数をａ（ｉ）で示す。
し、各々が第１および第２の入力、および出力を有する
従来のディジタルフィルタを図３に図式的に示す。各加
算器の出力側は、遅延ブロックＤを介して次の加算器の
第１の入力端に接続される。各加算器の第２の入力端は
対応する乗算器Ｘの出力側に接続される。乗算器Ｘと関
連するフィルタの周波数応答係数をａ（ｉ）で示す。
【００２０】図３の構成は、Ｈ（ｚ）の置換した伝達関
数Ｈ′（ｚ）に基づいて達成される。 Ｎ個の乗算器Ｘ
の集合は、その入力側に信号ｘ（ｎ）が印加される例え
ばプログラマブル・リードオンリー・メモリ型のメモリ
構造を有する集積回路で実施してもよい。この実施の一
例は、ここで参照により組み入れられるイタリア特許出
願第２２９５４−Ａ／８８号に記載されている。
数Ｈ′（ｚ）に基づいて達成される。 Ｎ個の乗算器Ｘ
の集合は、その入力側に信号ｘ（ｎ）が印加される例え
ばプログラマブル・リードオンリー・メモリ型のメモリ
構造を有する集積回路で実施してもよい。この実施の一
例は、ここで参照により組み入れられるイタリア特許出
願第２２９５４−Ａ／８８号に記載されている。
【００２１】都合のよいことに、この発明のフィルタで
は、メモリの構造は、少なくとも一対の不揮発性リード
オンリーメモリ３および４で実施される。各メモリ３、
４はサンプル信号ｘ（ｎ）の一部を入力として受ける。
は、メモリの構造は、少なくとも一対の不揮発性リード
オンリーメモリ３および４で実施される。各メモリ３、
４はサンプル信号ｘ（ｎ）の一部を入力として受ける。
【００２２】特に、第１のメモリ３はサンプル信号のデ
ィジタルコードの最上位部ｘ（ｎ）１を受け、一方第２
のメモリ４はそのコードの最下位部ｘ（ｎ）２を受け
る。好適実施例においては、各メモリはプログラマブル
リードオンリーＥＰＲＯＭ型であり、さらに、それらは
同じサイズでかつ同じデータを含む。
ィジタルコードの最上位部ｘ（ｎ）１を受け、一方第２
のメモリ４はそのコードの最下位部ｘ（ｎ）２を受け
る。好適実施例においては、各メモリはプログラマブル
リードオンリーＥＰＲＯＭ型であり、さらに、それらは
同じサイズでかつ同じデータを含む。
【００２３】各メモリはセル５即ちｐビットのワードに
分割される。各ワードは入力サンプルの単一の値とフィ
ルタ係数の積の結果を含む。一列のＮ個のワードはメモ
リ列を形成し、このような列が２ｎ／２ある。入力信号
の各部分ｘ（ｎ）１、ｘ（ｎ）２は、デコーダ２を介し
て対応するメモリ３、４に供給される。
分割される。各ワードは入力サンプルの単一の値とフィ
ルタ係数の積の結果を含む。一列のＮ個のワードはメモ
リ列を形成し、このような列が２ｎ／２ある。入力信号
の各部分ｘ（ｎ）１、ｘ（ｎ）２は、デコーダ２を介し
て対応するメモリ３、４に供給される。
【００２４】各メモリの出力側に読み取りブロックであ
るセンスアンプ６があり、これに、１つの係数に関係す
る各メモリ位置のＮ個のディジタル出力端子７が接続さ
れる。各センスアンプ６の出力側にレジスタ８が設けら
れる。さらに、加算器群９が両方のレジスタ８に縦続接
続され、これらのレジスタ８からの出力を受ける。
るセンスアンプ６があり、これに、１つの係数に関係す
る各メモリ位置のＮ個のディジタル出力端子７が接続さ
れる。各センスアンプ６の出力側にレジスタ８が設けら
れる。さらに、加算器群９が両方のレジスタ８に縦続接
続され、これらのレジスタ８からの出力を受ける。
【００２５】換言すれば、レジスタ８はメモリ３または
４の１列のワードの数に等しい多数のメモリ要素を含
み、そして、加算器群９内の第１の加算器１０はレジス
タ８の各第１のメモリ要素に接続され、第２の加算器１
１はレジスタ８の各第２のメモリ要素に接続され、以下
同様である。
４の１列のワードの数に等しい多数のメモリ要素を含
み、そして、加算器群９内の第１の加算器１０はレジス
タ８の各第１のメモリ要素に接続され、第２の加算器１
１はレジスタ８の各第２のメモリ要素に接続され、以下
同様である。
【００２６】加算器群９の各加算器と関連してバッファ
レジスタ１２が設けられ、このバッファレジスタ１２は
各加算器の出力を受け、その和の結果を記憶する。最後
に、加算器チェーン１３が設けられ、これによりディジ
タルフィルタ１の構成が完成し、前のアプローチと同じ
方法でサンプル信号ｙ（ｎ）を出力させる。この加算器
チェーン１３はまたフィルタ１が同じ構成の他のフィル
タと直列に接続される時に使用するための入力Ｉｎを有
する。加算器チェーン１３は各バッファレジスタ１２に
接続される。
レジスタ１２が設けられ、このバッファレジスタ１２は
各加算器の出力を受け、その和の結果を記憶する。最後
に、加算器チェーン１３が設けられ、これによりディジ
タルフィルタ１の構成が完成し、前のアプローチと同じ
方法でサンプル信号ｙ（ｎ）を出力させる。この加算器
チェーン１３はまたフィルタ１が同じ構成の他のフィル
タと直列に接続される時に使用するための入力Ｉｎを有
する。加算器チェーン１３は各バッファレジスタ１２に
接続される。
【００２７】以下にこの発明のろ波方法を説明する。時
点ｋにおける入力信号ｘ（ｋ）の一般的サンプルは、入
力サンプルのそれぞれ最上位部および最下位部をディジ
タルコードを用いて規定する２つの寄与分ｘ（ｋ）１＋
ｘ（ｋ）２になされた２進数である。これらの寄与分
は、それらの和が入力サンプルに戻る感じで補足し合う
ようになされる。メモリ３および４は積ｘ（ｋ）＊ｃｉ
が記憶される複数の区分に分割され、ここで、ｃｉはｉ
番目の区分の乗法係数である。加算対積分布の代数的属
性に基づいて、次式が得られる。
点ｋにおける入力信号ｘ（ｋ）の一般的サンプルは、入
力サンプルのそれぞれ最上位部および最下位部をディジ
タルコードを用いて規定する２つの寄与分ｘ（ｋ）１＋
ｘ（ｋ）２になされた２進数である。これらの寄与分
は、それらの和が入力サンプルに戻る感じで補足し合う
ようになされる。メモリ３および４は積ｘ（ｋ）＊ｃｉ
が記憶される複数の区分に分割され、ここで、ｃｉはｉ
番目の区分の乗法係数である。加算対積分布の代数的属
性に基づいて、次式が得られる。
【００２８】 ｘ（ｋ）＊ｃｉ＝（ｘ（ｋ）１＋ｘ（ｋ）２）＊ｃｉ＝ｘ（ｋ）１＊ｃｉ＋ｘ （ｋ）２＊ｃｉ …（３）
【００２９】メモリ３のセル５に積ｘ（ｋ）１＊ｃｉが
記憶され、一方、別なメモリ４のセル５に積ｘ（ｋ）２
＊ｃｉが記憶される。入力サンプルが次式で与えられる
２進数によって規定されることを考えると、
記憶され、一方、別なメモリ４のセル５に積ｘ（ｋ）２
＊ｃｉが記憶される。入力サンプルが次式で与えられる
２進数によって規定されることを考えると、
【００３０】 ｘ（ｋ）＝ｂ０＋ｂ１＊２1＋ｂ２＊２2．．．＋ｂｎ＊２n
【００３１】次式が得られる。但し、ｎは偶数の整数で
ある。 ｘ（ｋ）2＝ｂ０＋ｂ１＊２1＋ｂ２＊２2．．．＋ｂ(n/2)-1＊２（ｎ／２）− １ ｘ（ｋ）1＝（ｂ(n/2)＋ｂ(n/2)＋２1＋ｂ２＊２2．．．＋ｂ(n-1)２(n/2)-1 ）２(n/2)
ある。 ｘ（ｋ）2＝ｂ０＋ｂ１＊２1＋ｂ２＊２2．．．＋ｂ(n/2)-1＊２（ｎ／２）− １ ｘ（ｋ）1＝（ｂ(n/2)＋ｂ(n/2)＋２1＋ｂ２＊２2．．．＋ｂ(n-1)２(n/2)-1 ）２(n/2)
【００３２】すると、前の関係から次のごとくなる。
【００３３】 ｘ（ｋ）＊ｃｉ＝（ｂ０＋ｂ１＊２1＋．．．＋ｂ(n/2)-1＊ ２(n/2)-1＊ｃｉ＋（ｂn/2＋．．．＋ｂ(n-1)＊２(n/2)-1 ）＊２(n/2)＊ｃｉ
【００３４】入力信号の各部分ｘ（ｋ）１，ｘ（ｋ）２
はデコーダ２を介してメモリ３、４の内の対応するもの
に供給される。要するに、サンプルビットの最上位の半
分はデコードされ、適当な係数を掛けられて、図２に図
式的に示すように一方のメモリ３に入力され、これに対
して、残りの半分はデコードされ、適当な係数を掛けら
れて他方のメモリ４に入力される。
はデコーダ２を介してメモリ３、４の内の対応するもの
に供給される。要するに、サンプルビットの最上位の半
分はデコードされ、適当な係数を掛けられて、図２に図
式的に示すように一方のメモリ３に入力され、これに対
して、残りの半分はデコードされ、適当な係数を掛けら
れて他方のメモリ４に入力される。
【００３５】２つのメモリ３および４の出力側にある加
算器群９は、その信号を完全なコード化された状態に復
帰させる。しかしながら、複数のメモリの内の１つによ
って出力されたデータは、コードの最上位部の方向にｎ
／２位置だけシフトされる事実を見逃すべきでない。再
配列が加算器群９自身によって行われる。
算器群９は、その信号を完全なコード化された状態に復
帰させる。しかしながら、複数のメモリの内の１つによ
って出力されたデータは、コードの最上位部の方向にｎ
／２位置だけシフトされる事実を見逃すべきでない。再
配列が加算器群９自身によって行われる。
【００３６】この発明のディジタルフィルタは、集積回
路内に単一の小さなシリコン空間を占有できる点で優れ
た利点を有する。この利点は平滑回路構成に反映され、
一定の応答時間が達成される。さらに、フィルタに組み
込まれるメモリの内容は同一であるので、ＥＰＲＯＭセ
ルのため使用される同じプログラミング回路を使用でき
る。これにより、製造およびフィルタプログラム段階に
おける時間を大幅に節約することができる。
路内に単一の小さなシリコン空間を占有できる点で優れ
た利点を有する。この利点は平滑回路構成に反映され、
一定の応答時間が達成される。さらに、フィルタに組み
込まれるメモリの内容は同一であるので、ＥＰＲＯＭセ
ルのため使用される同じプログラミング回路を使用でき
る。これにより、製造およびフィルタプログラム段階に
おける時間を大幅に節約することができる。
【００３７】従って、この発明のある特定の実施例を説
明したが、当業者には種々の変更、変化および改善を容
易になしうるであろう。この開示で明白になされるよう
な変更、変化および改善は、ここには明確には述べてい
ないけれどもこの開示の一部であり、かつこの発明の要
旨内にあるものである。よって、上述の実施例の説明に
限定されるものでない。この発明は請求の範囲およびそ
の等価なものに規定されているようなものに限定される
だけである。
明したが、当業者には種々の変更、変化および改善を容
易になしうるであろう。この開示で明白になされるよう
な変更、変化および改善は、ここには明確には述べてい
ないけれどもこの開示の一部であり、かつこの発明の要
旨内にあるものである。よって、上述の実施例の説明に
限定されるものでない。この発明は請求の範囲およびそ
の等価なものに規定されているようなものに限定される
だけである。
【００３８】
【発明の効果】この発明の高分解能ディジタルフィルタ
は、集積回路内に単一の小さなシリコン空間を占有でき
る点で優れた利点を有する。この利点は平滑回路構成に
反映され、一定の応答時間が達成される。さらに、フィ
ルタに組み込まれるメモリの内容は同一であるので、Ｅ
ＰＲＯＭセルのため使用される同じプログラミング回路
を使用できる。これにより、製造およびフィルタプログ
ラム段階における時間を大幅に節約することができ
る。。
は、集積回路内に単一の小さなシリコン空間を占有でき
る点で優れた利点を有する。この利点は平滑回路構成に
反映され、一定の応答時間が達成される。さらに、フィ
ルタに組み込まれるメモリの内容は同一であるので、Ｅ
ＰＲＯＭセルのため使用される同じプログラミング回路
を使用できる。これにより、製造およびフィルタプログ
ラム段階における時間を大幅に節約することができ
る。。
【図１】この発明による高分解能ディジタルフィルタを
図式的に示す図である。
図式的に示す図である。
【図２】図１の高分解能ディジタルフィルタの詳細を図
式的に示す図である。
式的に示す図である。
【図３】従来のディジタルフィルタを示すブロック図で
ある。
ある。
１ 高分解能ディジタルフィルタ ２ デコーダ ３、４ 不揮発性リードオンリーメモリ ５ セル ６ センスアンプ ８ レジスタ ９ 加算器群 １０、１１ 加算器 １２ バッファレジスタ １３ 加算器チェーン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マウロ・サリ イタリア国、20079 サンタンジェロ・ロ ディジャーノ、ヴィア・ジュゼッペ・ヴェ ルディ 17
Claims (18)
- 【請求項１】 入力信号としてサンプルされたディジタ
ル信号を受け、出力を有しかつ少なくとも第１および第
２のメモリ要素を含み、各メモリ要素が入力として入力
信号の異なる部分を受けるメモリ構造と、 このメモリ構造の出力側に接続され、入力信号を所定の
周波数応答特性を有する複数の加算器と、 これらの加算器の間に接続された遅延要素とを備えた高
分解能ディジタルフィルタ。 - 【請求項２】 メモリ要素は不揮発性メモリ要素を含
み、サンプルされたディジタル信号は最上位部および最
下位部を含み、第１のメモリ要素は入力として最上位部
を受け、第２のメモリ要素は入力として最下位部を受け
る請求項第１項記載の高分解能ディジタルフィルタ。 - 【請求項３】第１および第２のメモリ要素は実質的に同
じサイズである請求項第１項記載の高分解能ディジタル
フィルタ。 - 【請求項４】第１および第２のメモリ要素は実質的に同
じデータを含む請求項第１項記載の高分解能ディジタル
フィルタ。 - 【請求項５】第１および第２のメモリ要素はリードオン
リーメモリ要素を含む請求項第１項記載の高分解能ディ
ジタルフィルタ。 - 【請求項６】第１および第２のメモリ要素はＥＰＲＯＭ
を含む請求項第５項記載の高分解能ディジタルフィル
タ。 - 【請求項７】第１および第２のメモリ要素は２(n/2)に
等しい多数の列を含み、ｎ／２は各入力信号部分のビッ
ト数に等しい請求項第１項記載の高分解能ディジタルフ
ィルタ。 - 【請求項８】離散時間間隔でサンプル信号を少なくとも
第１および第２の相補部分に分割するステップと、 これら第１および第２の相補部分をデコードするステッ
プと、 デコードされた部分と所望のフィルタ周波数応答を表す
係数を乗算して積を得るステップと、 この積を少なくとも第１および第２のメモリ要素に記憶
するステップと、 上記積を加算するとともにサンプル信号の特性を有する
出力信号を発生するステップとを含むディジタルコード
サンプル信号のろ波方法。 - 【請求項９】乗算するステップは第１および第２の部分
積を発生するステップを含み、 記憶するステップは第１のメモリ要素に第１の部分積を
記憶し、かつ第２のメモリ要素に第２の部分積を記憶す
るステップを含むディジタルコードサンプル信号のろ波
方法。 - 【請求項１０】記憶するステップは少なくとも第１およ
び第２のＥＰＲＯＭメモリ要素の積を記憶するステップ
を含むディジタルコードサンプル信号のろ波方法。 - 【請求項１１】記憶するステップは第１のＥＰＲＯＭメ
モリ要素に第１の部分積を記憶し、かつ第２のＥＰＲＯ
Ｍメモリ要素に第２の部分積を記憶するステップを含む
ディジタルコードサンプル信号のろ波方法。 - 【請求項１２】各メモリ要素が入力として異なるディジ
タル信号部分を受ける少なくとも第１および第２のメモ
リ要素を含み、サンプルされた少なくとも第１および第
２のディジタル信号部分を記憶する手段と、 この記憶手段に接続され、ディジタル信号部分を加算
し、かつ所定の周波数応答を有する出力信号を発生する
手段とを備えた高分解能ディジタルフィルタ。 - 【請求項１３】サンプルされたディジタル信号部分は最
上位部および最下位部を含み、第１のメモリ要素は入力
として最上位部を受け、第２のメモリ要素は入力として
最下位部を受ける請求項第１２項記載の高分解能ディジ
タルフィルタ。 - 【請求項１４】第１および第２のメモリ要素は実質的に
同じサイズである請求項第１２項記載の高分解能ディジ
タルフィルタ。 - 【請求項１５】第１および第２のメモリ要素は実質的に
同じデータを含む請求項第１２項記載の高分解能ディジ
タルフィルタ。 - 【請求項１６】第１および第２のメモリ要素はリードオ
ンリーメモリ要素を含む請求項第１２項記載の高分解能
ディジタルフィルタ。 - 【請求項１７】第１および第２のメモリ要素はＥＰＲＯ
Ｍを含む請求項第１６項記載の高分解能ディジタルフィ
ルタ。 - 【請求項１８】第１および第２のメモリ要素は２(n/2)
に等しい多数の列を含み、ｎ／２は各ディジタル信号部
分のビット数に等しい請求項第１２項記載の高分解能デ
ィジタルフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92830177A EP0564751B1 (en) | 1992-04-10 | 1992-04-10 | High-resolution digital filter |
| IT92830177.9 | 1992-04-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260890A true JPH06260890A (ja) | 1994-09-16 |
Family
ID=8212087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083320A Pending JPH06260890A (ja) | 1992-04-10 | 1993-04-09 | 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5563816A (ja) |
| EP (1) | EP0564751B1 (ja) |
| JP (1) | JPH06260890A (ja) |
| DE (1) | DE69222626T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586068A (en) * | 1993-12-08 | 1996-12-17 | Terayon Corporation | Adaptive electronic filter |
| EP0813301A1 (en) * | 1996-06-10 | 1997-12-17 | TOSHIBA Electronics Europe GmbH | Adaptive digital filter |
| US5838725A (en) * | 1996-12-06 | 1998-11-17 | U.S. Philips Corporation | Floating point digital transversal filter |
| US6243729B1 (en) * | 1998-12-31 | 2001-06-05 | Texas Instruments Incorporated | Digital finite-impulse-response (FIR) filter with a modified architecture based on high order Radix-N numbering |
| US6735607B2 (en) * | 2001-06-02 | 2004-05-11 | Lockheed Martin Corporation | Transparent data access and interpolation apparatus and method therefor |
| US7366746B2 (en) * | 2004-02-12 | 2008-04-29 | Xerox Corporation | Finite impulse response filter method and apparatus |
| US20070112901A1 (en) * | 2005-11-15 | 2007-05-17 | Afshin Niktash | Configurable digital filter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0078101A2 (en) * | 1981-10-27 | 1983-05-04 | Itt Industries, Inc. | Sum-of-products multiplier |
| JPS62118630A (ja) * | 1985-11-19 | 1987-05-30 | Nec Corp | デイジタルフイルタ |
| JPH02287874A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3142058A1 (de) * | 1981-10-23 | 1983-05-05 | Elektroschmelzwerk Kempten GmbH, 8000 München | Praktisch porenfreie formkoerper aus polykristallinem siliciumnitrid und siliciumcarbid und verfahren zu ihrer herstellung durch isostatisches heisspressen |
| FR2557746B1 (fr) * | 1983-12-30 | 1986-04-11 | Thomson Csf | Filtre numerique a bande passante et phase variables |
| US4811262A (en) * | 1986-09-19 | 1989-03-07 | Rockwell International Corporation | Distributed arithmetic realization of second-order normal-form digital filter |
| US5053984A (en) * | 1989-11-21 | 1991-10-01 | Sgs Thomson Microelectronics S.R.L. | Memory for programmable digital filter |
| JPH02256307A (ja) * | 1989-03-29 | 1990-10-17 | Toshiba Corp | バイナリトランスバーサルフィルタ |
| US5117385A (en) * | 1990-03-16 | 1992-05-26 | International Business Machines Corporation | Table lookup multiplier with digital filter |
-
1992
- 1992-04-10 DE DE69222626T patent/DE69222626T2/de not_active Expired - Fee Related
- 1992-04-10 EP EP92830177A patent/EP0564751B1/en not_active Expired - Lifetime
-
1993
- 1993-04-09 JP JP5083320A patent/JPH06260890A/ja active Pending
-
1995
- 1995-02-06 US US08/384,211 patent/US5563816A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0078101A2 (en) * | 1981-10-27 | 1983-05-04 | Itt Industries, Inc. | Sum-of-products multiplier |
| JPS62118630A (ja) * | 1985-11-19 | 1987-05-30 | Nec Corp | デイジタルフイルタ |
| JPH02287874A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0564751B1 (en) | 1997-10-08 |
| US5563816A (en) | 1996-10-08 |
| DE69222626T2 (de) | 1998-02-05 |
| DE69222626D1 (de) | 1997-11-13 |
| EP0564751A1 (en) | 1993-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5563819A (en) | Fast high precision discrete-time analog finite impulse response filter | |
| US5696708A (en) | Digital filter with decimated frequency response | |
| JPH09135149A (ja) | 広帯域デジタルろ波方法およびこの方法を使用したフィルタ | |
| KR20060096511A (ko) | Ｆｆｔ 아키텍쳐 및 방법 | |
| EP0372350B1 (en) | Programmable digital filter | |
| US5031131A (en) | Direct digital synthesizer | |
| WO1995017727A1 (en) | Method and apparatus for performing a fast hadamard transform | |
| US4598266A (en) | Modulo adder | |
| US5276827A (en) | Data buffer for the duration of cyclically recurrent buffer periods | |
| US6202074B1 (en) | Multiplierless digital filtering | |
| US4831574A (en) | Device for computing a digital transform of a signal | |
| JPH06260890A (ja) | 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 | |
| US4816805A (en) | Residue number system shift accumulator decoder | |
| US5235538A (en) | Semiconductor operation device with memory for storing operation codes connected from coefficients prior to performing an operation on an input signal | |
| JPS63278411A (ja) | 多段デジタル・フィルタ | |
| US5935199A (en) | Dc accurate multi-rate digital filter with common coefficient set and dc gain correction | |
| JP3394080B2 (ja) | デジタル信号をろ波する方法及びデジタル・フィルタ | |
| US4052605A (en) | Interpolating non-recursive digital filter | |
| SE429080B (sv) | Digital filteranordning for olikformigt kvantiserade pulskodmodulerade signaler | |
| JPH0831776B2 (ja) | デジタルフイルタ | |
| US4584561A (en) | Method of residue to analog conversion | |
| US4584563A (en) | Method of residue to analog conversion | |
| US5886911A (en) | Fast calculation method and its hardware apparatus using a linear interpolation operation | |
| US5128886A (en) | Using long distance filters in the presence of round-off errors | |
| US5053984A (en) | Memory for programmable digital filter |