JPH06260890A - 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 - Google Patents
高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法Info
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- JPH06260890A JPH06260890A JP5083320A JP8332093A JPH06260890A JP H06260890 A JPH06260890 A JP H06260890A JP 5083320 A JP5083320 A JP 5083320A JP 8332093 A JP8332093 A JP 8332093A JP H06260890 A JPH06260890 A JP H06260890A
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- memory
- memory elements
- digital filter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 集積回路内に単一の小さなシリコン空間を占
有でき、製造およびフィルタプログラム段階における時
間を大幅に節約できる高分解能ディジタルフィルタを得
る。 【構成】 高分解能ディジタルフィルタは入力信号とし
てサンプルされたディジタル信号を受けるメモリ構造
3,4と、このメモリ構造および加算器10,11間に
接続された遅延ブロックを有する加算器チェーン13と
を含む。加算器10,11はメモリ構造の出力側に接続
され、入力信号を所定の周波数応答特性を有する出力信
号に変換する。メモリ構造は少なくとも一対の揮発性メ
モリ要素を含み、各メモリ要素はサンプル信号の一部分
のみ入力される。
有でき、製造およびフィルタプログラム段階における時
間を大幅に節約できる高分解能ディジタルフィルタを得
る。 【構成】 高分解能ディジタルフィルタは入力信号とし
てサンプルされたディジタル信号を受けるメモリ構造
3,4と、このメモリ構造および加算器10,11間に
接続された遅延ブロックを有する加算器チェーン13と
を含む。加算器10,11はメモリ構造の出力側に接続
され、入力信号を所定の周波数応答特性を有する出力信
号に変換する。メモリ構造は少なくとも一対の揮発性メ
モリ要素を含み、各メモリ要素はサンプル信号の一部分
のみ入力される。
Description
【0001】
【産業上の利用分野】この発明は、入力としてサンプル
されたディジタル信号を受けるメモリ構造と、その間に
遅延ブロックを有し、加算器がメモリの出力側に接続さ
れ、入力を所定の周波数応答特性を有する出力信号に変
換する加算器チェーンとを含む型の高分解能ディジタル
フィルタに関するものである。また、この発明は、サン
プルされたディジタルコード信号をろ波する方法に関す
る。
されたディジタル信号を受けるメモリ構造と、その間に
遅延ブロックを有し、加算器がメモリの出力側に接続さ
れ、入力を所定の周波数応答特性を有する出力信号に変
換する加算器チェーンとを含む型の高分解能ディジタル
フィルタに関するものである。また、この発明は、サン
プルされたディジタルコード信号をろ波する方法に関す
る。
【0002】この発明は、特に、排他的でないけれど
も、ディジタル対称FIR(有限インパルス応答)に向
けられ、実例の便宜上明細書、文献を通してかかる用途
に対してなされる。
も、ディジタル対称FIR(有限インパルス応答)に向
けられ、実例の便宜上明細書、文献を通してかかる用途
に対してなされる。
【0003】
【従来の技術】周知のように、ディジタルフィルタは入
力として受けたサンプル信号を所定の周波数応答特性を
有する他のサンプル信号に変換することを意図された装
置である。サンプル信号は明らかにフィルタ精度、また
は分解能が依存する所定数のnビットでコード化された
ディジタル信号を含む。
力として受けたサンプル信号を所定の周波数応答特性を
有する他のサンプル信号に変換することを意図された装
置である。サンプル信号は明らかにフィルタ精度、また
は分解能が依存する所定数のnビットでコード化された
ディジタル信号を含む。
【0004】ディジタルフィルタは主にディジタルオシ
ロスコープ、スペクトルアナザイラ、およびオーディオ
・ビデオ信号処理器に使用される。さらに、このような
フイルタは、それらが対応するアナログフィルタを凌駕
して与える多数の利益のため次第に受容されてきてい
る。
ロスコープ、スペクトルアナザイラ、およびオーディオ
・ビデオ信号処理器に使用される。さらに、このような
フイルタは、それらが対応するアナログフィルタを凌駕
して与える多数の利益のため次第に受容されてきてい
る。
【0005】事実、同じ機能のため、ディジタルフィル
タは非常に狭い伝送帯域を可能とし、電力および動作温
度における時間と変動の両方についてより安定してい
る。ディジタルフィルタはディジタル乗算器おける加算
器を用いた集積回路内で実施されてきている。
タは非常に狭い伝送帯域を可能とし、電力および動作温
度における時間と変動の両方についてより安定してい
る。ディジタルフィルタはディジタル乗算器おける加算
器を用いた集積回路内で実施されてきている。
【0006】ディジタル乗算器は、入力信号のサンプル
値とフィルタ伝達関数の係数の積が記憶されているルッ
クアップテーブルのような不揮発性メモリ構造で実現で
きる。 この種の構造は、例えばIIEE学会誌の半導
体回路,第25巻,第6号,1990年12月号におけ
る“30ーMSamples/sプログラマブルフィルタ処理器”と
題する記事やここに参照により組み入れられているこの
同じ出願人によって出願されたイタリア特許出願第2295
4ーA/88号に記載されている。
値とフィルタ伝達関数の係数の積が記憶されているルッ
クアップテーブルのような不揮発性メモリ構造で実現で
きる。 この種の構造は、例えばIIEE学会誌の半導
体回路,第25巻,第6号,1990年12月号におけ
る“30ーMSamples/sプログラマブルフィルタ処理器”と
題する記事やここに参照により組み入れられているこの
同じ出願人によって出願されたイタリア特許出願第2295
4ーA/88号に記載されている。
【0007】
【発明が解決しようとする課題】多くの点で有益である
一方、従来の方法は以下に述べるような欠点を有する。
入力信号をサンプリングするのに使用されるビット数が
nで表され、フィルタ係数の総数がNで表され、そして
pがサンプル値と係数の積を記憶するのに必要なビット
数を表すとき、メモリサイズは2nNpで与えられることが
分かる。1ビットだけでも入力信号のサンプリングを増
加すると、それによりフィルタ分解能が上がり、メモリ
サイズが2倍になることは上述より容易に確認できる。
例として、オーディオおよびビデオ信号に対するフィル
タの性能を改善するのに強く所望されるように、現在の
応用例の代表である8ビットのサンプリングから12ビ
ットのサンプリングへの仮説的変換を仮定する。
一方、従来の方法は以下に述べるような欠点を有する。
入力信号をサンプリングするのに使用されるビット数が
nで表され、フィルタ係数の総数がNで表され、そして
pがサンプル値と係数の積を記憶するのに必要なビット
数を表すとき、メモリサイズは2nNpで与えられることが
分かる。1ビットだけでも入力信号のサンプリングを増
加すると、それによりフィルタ分解能が上がり、メモリ
サイズが2倍になることは上述より容易に確認できる。
例として、オーディオおよびビデオ信号に対するフィル
タの性能を改善するのに強く所望されるように、現在の
応用例の代表である8ビットのサンプリングから12ビ
ットのサンプリングへの仮説的変換を仮定する。
【0008】適当な仮説的メモリ構造は、前者の8ビッ
トのコードにより要求されるものとと同じ大きさの16
倍のサイズでなければならない。それ故、このようなメ
モリは集積される回路に極端な量の空間を占有する。さ
らに、アクセス時間が増大したコードの複雑さおよびメ
モリサイズの両方、特に列当たりのビット数に強く依存
しているので、データアクセスの適当な速度が欠如して
いる。現在の時点では、改善されたフィルタ精度または
分解能を得ようとするどんな時でもこの非常に大きく拡
大するメモリを取り囲む問題に対する十分な解決方法は
何も提案されていない。
トのコードにより要求されるものとと同じ大きさの16
倍のサイズでなければならない。それ故、このようなメ
モリは集積される回路に極端な量の空間を占有する。さ
らに、アクセス時間が増大したコードの複雑さおよびメ
モリサイズの両方、特に列当たりのビット数に強く依存
しているので、データアクセスの適当な速度が欠如して
いる。現在の時点では、改善されたフィルタ精度または
分解能を得ようとするどんな時でもこの非常に大きく拡
大するメモリを取り囲む問題に対する十分な解決方法は
何も提案されていない。
【0009】この発明の基本的技術問題は、多数のビッ
トでコード化されたディジタルサンプル信号を高分解能
処理できるような構造と機能特徴を有し、現在の時点で
一般に提案されている方法の限界を克服したディジタル
フィルタおよびこれに関連したろ波方法を提供すること
である。
トでコード化されたディジタルサンプル信号を高分解能
処理できるような構造と機能特徴を有し、現在の時点で
一般に提案されている方法の限界を克服したディジタル
フィルタおよびこれに関連したろ波方法を提供すること
である。
【0010】この発明に基づく考えは、サンプル信号コ
ードを少なくとも2つの部分に分割し、次に各部分を個
別に他方から一方へろ波し、最後にそのサンプルされた
出力信号を復元するものである。
ードを少なくとも2つの部分に分割し、次に各部分を個
別に他方から一方へろ波し、最後にそのサンプルされた
出力信号を復元するものである。
【0011】
【課題を解決するための手段】この考えに基づいて、技
術問題は、入力としてサンプルされたディジタル信号を
受け、かつ出力を有するメモリ構造を含む高分解能ディ
ジタルフィルタによって解決される。このメモリ構造の
出力側に加算器が接続され、入力信号を所定の周波数応
答特性を有する出力信号に変換する。メモリ構造は第1
および第2の不揮発性メモリ要素を含み、各メモリ要素
が入力として入力信号の異なる部分を受ける。
術問題は、入力としてサンプルされたディジタル信号を
受け、かつ出力を有するメモリ構造を含む高分解能ディ
ジタルフィルタによって解決される。このメモリ構造の
出力側に加算器が接続され、入力信号を所定の周波数応
答特性を有する出力信号に変換する。メモリ構造は第1
および第2の不揮発性メモリ要素を含み、各メモリ要素
が入力として入力信号の異なる部分を受ける。
【0012】
【実施例】この発明のディジタルフィルタの特徴および
利点は、添付図面を関連して制限のない例を通し読み取
ることによりその実施例の次の詳細な説明から明らかに
なるであろう。図1はこの発明による高分解能ディジタ
ルフィルタ1を全体的かつ概略的に示す図である。この
高分解能ディジタルフィルタ1は、所要のディジタルコ
ードサンプル信号x(n)が入力され、所定の周波数応
答特性を有する別のサンプル信号y(n)を出力する。
利点は、添付図面を関連して制限のない例を通し読み取
ることによりその実施例の次の詳細な説明から明らかに
なるであろう。図1はこの発明による高分解能ディジタ
ルフィルタ1を全体的かつ概略的に示す図である。この
高分解能ディジタルフィルタ1は、所要のディジタルコ
ードサンプル信号x(n)が入力され、所定の周波数応
答特性を有する別のサンプル信号y(n)を出力する。
【0013】高分解能ディジタルフィルタ1は、線形位
相,FIR(有限インパルス応答)型あり、換言すれ
ば、入力信号x(n)および出力信号y(n)は、出力
サンプルy(n)が単に現在および過去の入力サンプル
に依存することを示す次の関係式で任意の離散時間に関
係付けられる。
相,FIR(有限インパルス応答)型あり、換言すれ
ば、入力信号x(n)および出力信号y(n)は、出力
サンプルy(n)が単に現在および過去の入力サンプル
に依存することを示す次の関係式で任意の離散時間に関
係付けられる。
【0014】
【0015】係数a(i)は有限数Nであり、パルスに
対するフィルタ応答から得ることができる。本質的に、
関係式(1)はシステムのインパルス応答を表すサンプ
ルと適当に遅延された入力サンプルの一連の積および和
を求めることにより、出力列y(n)を入力列x(n)
から得ることができることを示す。
対するフィルタ応答から得ることができる。本質的に、
関係式(1)はシステムのインパルス応答を表すサンプ
ルと適当に遅延された入力サンプルの一連の積および和
を求めることにより、出力列y(n)を入力列x(n)
から得ることができることを示す。
【0016】さらに、高分解能ディジタルフィルタ1
は、複素変数zと対照して表されかつ一列の出力信号y
(nT)の変換Z対一列の入力信号x(nT)の変換の
比として規定されるいわゆる伝達関数H(z)即ち、次
式をを使用して識別できる。
は、複素変数zと対照して表されかつ一列の出力信号y
(nT)の変換Z対一列の入力信号x(nT)の変換の
比として規定されるいわゆる伝達関数H(z)即ち、次
式をを使用して識別できる。
【0017】
【0018】その伝達関数の回路法合成は、各入力x
(n)に対して出力y(n)が式(1)と一致して生じ
るような方法で配列されたラッチ、ディジタル乗算器お
よび加算器を使用して、実質的に集積回路の形でフィル
タを実現できる。
(n)に対して出力y(n)が式(1)と一致して生じ
るような方法で配列されたラッチ、ディジタル乗算器お
よび加算器を使用して、実質的に集積回路の形でフィル
タを実現できる。
【0019】例えば、一連のN−1加算器(+)を使用
し、各々が第1および第2の入力、および出力を有する
従来のディジタルフィルタを図3に図式的に示す。各加
算器の出力側は、遅延ブロックDを介して次の加算器の
第1の入力端に接続される。各加算器の第2の入力端は
対応する乗算器Xの出力側に接続される。乗算器Xと関
連するフィルタの周波数応答係数をa(i)で示す。
し、各々が第1および第2の入力、および出力を有する
従来のディジタルフィルタを図3に図式的に示す。各加
算器の出力側は、遅延ブロックDを介して次の加算器の
第1の入力端に接続される。各加算器の第2の入力端は
対応する乗算器Xの出力側に接続される。乗算器Xと関
連するフィルタの周波数応答係数をa(i)で示す。
【0020】図3の構成は、H(z)の置換した伝達関
数H′(z)に基づいて達成される。 N個の乗算器X
の集合は、その入力側に信号x(n)が印加される例え
ばプログラマブル・リードオンリー・メモリ型のメモリ
構造を有する集積回路で実施してもよい。この実施の一
例は、ここで参照により組み入れられるイタリア特許出
願第22954−A/88号に記載されている。
数H′(z)に基づいて達成される。 N個の乗算器X
の集合は、その入力側に信号x(n)が印加される例え
ばプログラマブル・リードオンリー・メモリ型のメモリ
構造を有する集積回路で実施してもよい。この実施の一
例は、ここで参照により組み入れられるイタリア特許出
願第22954−A/88号に記載されている。
【0021】都合のよいことに、この発明のフィルタで
は、メモリの構造は、少なくとも一対の不揮発性リード
オンリーメモリ3および4で実施される。各メモリ3、
4はサンプル信号x(n)の一部を入力として受ける。
は、メモリの構造は、少なくとも一対の不揮発性リード
オンリーメモリ3および4で実施される。各メモリ3、
4はサンプル信号x(n)の一部を入力として受ける。
【0022】特に、第1のメモリ3はサンプル信号のデ
ィジタルコードの最上位部x(n)1を受け、一方第2
のメモリ4はそのコードの最下位部x(n)2を受け
る。好適実施例においては、各メモリはプログラマブル
リードオンリーEPROM型であり、さらに、それらは
同じサイズでかつ同じデータを含む。
ィジタルコードの最上位部x(n)1を受け、一方第2
のメモリ4はそのコードの最下位部x(n)2を受け
る。好適実施例においては、各メモリはプログラマブル
リードオンリーEPROM型であり、さらに、それらは
同じサイズでかつ同じデータを含む。
【0023】各メモリはセル5即ちpビットのワードに
分割される。各ワードは入力サンプルの単一の値とフィ
ルタ係数の積の結果を含む。一列のN個のワードはメモ
リ列を形成し、このような列が2n/2ある。入力信号
の各部分x(n)1、x(n)2は、デコーダ2を介し
て対応するメモリ3、4に供給される。
分割される。各ワードは入力サンプルの単一の値とフィ
ルタ係数の積の結果を含む。一列のN個のワードはメモ
リ列を形成し、このような列が2n/2ある。入力信号
の各部分x(n)1、x(n)2は、デコーダ2を介し
て対応するメモリ3、4に供給される。
【0024】各メモリの出力側に読み取りブロックであ
るセンスアンプ6があり、これに、1つの係数に関係す
る各メモリ位置のN個のディジタル出力端子7が接続さ
れる。各センスアンプ6の出力側にレジスタ8が設けら
れる。さらに、加算器群9が両方のレジスタ8に縦続接
続され、これらのレジスタ8からの出力を受ける。
るセンスアンプ6があり、これに、1つの係数に関係す
る各メモリ位置のN個のディジタル出力端子7が接続さ
れる。各センスアンプ6の出力側にレジスタ8が設けら
れる。さらに、加算器群9が両方のレジスタ8に縦続接
続され、これらのレジスタ8からの出力を受ける。
【0025】換言すれば、レジスタ8はメモリ3または
4の1列のワードの数に等しい多数のメモリ要素を含
み、そして、加算器群9内の第1の加算器10はレジス
タ8の各第1のメモリ要素に接続され、第2の加算器1
1はレジスタ8の各第2のメモリ要素に接続され、以下
同様である。
4の1列のワードの数に等しい多数のメモリ要素を含
み、そして、加算器群9内の第1の加算器10はレジス
タ8の各第1のメモリ要素に接続され、第2の加算器1
1はレジスタ8の各第2のメモリ要素に接続され、以下
同様である。
【0026】加算器群9の各加算器と関連してバッファ
レジスタ12が設けられ、このバッファレジスタ12は
各加算器の出力を受け、その和の結果を記憶する。最後
に、加算器チェーン13が設けられ、これによりディジ
タルフィルタ1の構成が完成し、前のアプローチと同じ
方法でサンプル信号y(n)を出力させる。この加算器
チェーン13はまたフィルタ1が同じ構成の他のフィル
タと直列に接続される時に使用するための入力Inを有
する。加算器チェーン13は各バッファレジスタ12に
接続される。
レジスタ12が設けられ、このバッファレジスタ12は
各加算器の出力を受け、その和の結果を記憶する。最後
に、加算器チェーン13が設けられ、これによりディジ
タルフィルタ1の構成が完成し、前のアプローチと同じ
方法でサンプル信号y(n)を出力させる。この加算器
チェーン13はまたフィルタ1が同じ構成の他のフィル
タと直列に接続される時に使用するための入力Inを有
する。加算器チェーン13は各バッファレジスタ12に
接続される。
【0027】以下にこの発明のろ波方法を説明する。時
点kにおける入力信号x(k)の一般的サンプルは、入
力サンプルのそれぞれ最上位部および最下位部をディジ
タルコードを用いて規定する2つの寄与分x(k)1+
x(k)2になされた2進数である。これらの寄与分
は、それらの和が入力サンプルに戻る感じで補足し合う
ようになされる。メモリ3および4は積x(k)*ci
が記憶される複数の区分に分割され、ここで、ciはi
番目の区分の乗法係数である。加算対積分布の代数的属
性に基づいて、次式が得られる。
点kにおける入力信号x(k)の一般的サンプルは、入
力サンプルのそれぞれ最上位部および最下位部をディジ
タルコードを用いて規定する2つの寄与分x(k)1+
x(k)2になされた2進数である。これらの寄与分
は、それらの和が入力サンプルに戻る感じで補足し合う
ようになされる。メモリ3および4は積x(k)*ci
が記憶される複数の区分に分割され、ここで、ciはi
番目の区分の乗法係数である。加算対積分布の代数的属
性に基づいて、次式が得られる。
【0028】 x(k)*ci=(x(k)1+x(k)2)*ci=x(k)1*ci+x (k)2*ci …(3)
【0029】メモリ3のセル5に積x(k)1*ciが
記憶され、一方、別なメモリ4のセル5に積x(k)2
*ciが記憶される。入力サンプルが次式で与えられる
2進数によって規定されることを考えると、
記憶され、一方、別なメモリ4のセル5に積x(k)2
*ciが記憶される。入力サンプルが次式で与えられる
2進数によって規定されることを考えると、
【0030】 x(k)=b0+b1*21+b2*22...+bn*2n
【0031】次式が得られる。但し、nは偶数の整数で
ある。 x(k)2=b0+b1*21+b2*22...+b(n/2)-1*2(n/2)− 1 x(k)1=(b(n/2)+b(n/2)+21+b2*22...+b(n-1)2(n/2)-1 )2(n/2)
ある。 x(k)2=b0+b1*21+b2*22...+b(n/2)-1*2(n/2)− 1 x(k)1=(b(n/2)+b(n/2)+21+b2*22...+b(n-1)2(n/2)-1 )2(n/2)
【0032】すると、前の関係から次のごとくなる。
【0033】 x(k)*ci=(b0+b1*21+...+b(n/2)-1* 2(n/2)-1*ci+(bn/2+...+b(n-1)*2(n/2)-1 )*2(n/2)*ci
【0034】入力信号の各部分x(k)1,x(k)2
はデコーダ2を介してメモリ3、4の内の対応するもの
に供給される。要するに、サンプルビットの最上位の半
分はデコードされ、適当な係数を掛けられて、図2に図
式的に示すように一方のメモリ3に入力され、これに対
して、残りの半分はデコードされ、適当な係数を掛けら
れて他方のメモリ4に入力される。
はデコーダ2を介してメモリ3、4の内の対応するもの
に供給される。要するに、サンプルビットの最上位の半
分はデコードされ、適当な係数を掛けられて、図2に図
式的に示すように一方のメモリ3に入力され、これに対
して、残りの半分はデコードされ、適当な係数を掛けら
れて他方のメモリ4に入力される。
【0035】2つのメモリ3および4の出力側にある加
算器群9は、その信号を完全なコード化された状態に復
帰させる。しかしながら、複数のメモリの内の1つによ
って出力されたデータは、コードの最上位部の方向にn
/2位置だけシフトされる事実を見逃すべきでない。再
配列が加算器群9自身によって行われる。
算器群9は、その信号を完全なコード化された状態に復
帰させる。しかしながら、複数のメモリの内の1つによ
って出力されたデータは、コードの最上位部の方向にn
/2位置だけシフトされる事実を見逃すべきでない。再
配列が加算器群9自身によって行われる。
【0036】この発明のディジタルフィルタは、集積回
路内に単一の小さなシリコン空間を占有できる点で優れ
た利点を有する。この利点は平滑回路構成に反映され、
一定の応答時間が達成される。さらに、フィルタに組み
込まれるメモリの内容は同一であるので、EPROMセ
ルのため使用される同じプログラミング回路を使用でき
る。これにより、製造およびフィルタプログラム段階に
おける時間を大幅に節約することができる。
路内に単一の小さなシリコン空間を占有できる点で優れ
た利点を有する。この利点は平滑回路構成に反映され、
一定の応答時間が達成される。さらに、フィルタに組み
込まれるメモリの内容は同一であるので、EPROMセ
ルのため使用される同じプログラミング回路を使用でき
る。これにより、製造およびフィルタプログラム段階に
おける時間を大幅に節約することができる。
【0037】従って、この発明のある特定の実施例を説
明したが、当業者には種々の変更、変化および改善を容
易になしうるであろう。この開示で明白になされるよう
な変更、変化および改善は、ここには明確には述べてい
ないけれどもこの開示の一部であり、かつこの発明の要
旨内にあるものである。よって、上述の実施例の説明に
限定されるものでない。この発明は請求の範囲およびそ
の等価なものに規定されているようなものに限定される
だけである。
明したが、当業者には種々の変更、変化および改善を容
易になしうるであろう。この開示で明白になされるよう
な変更、変化および改善は、ここには明確には述べてい
ないけれどもこの開示の一部であり、かつこの発明の要
旨内にあるものである。よって、上述の実施例の説明に
限定されるものでない。この発明は請求の範囲およびそ
の等価なものに規定されているようなものに限定される
だけである。
【0038】
【発明の効果】この発明の高分解能ディジタルフィルタ
は、集積回路内に単一の小さなシリコン空間を占有でき
る点で優れた利点を有する。この利点は平滑回路構成に
反映され、一定の応答時間が達成される。さらに、フィ
ルタに組み込まれるメモリの内容は同一であるので、E
PROMセルのため使用される同じプログラミング回路
を使用できる。これにより、製造およびフィルタプログ
ラム段階における時間を大幅に節約することができ
る。。
は、集積回路内に単一の小さなシリコン空間を占有でき
る点で優れた利点を有する。この利点は平滑回路構成に
反映され、一定の応答時間が達成される。さらに、フィ
ルタに組み込まれるメモリの内容は同一であるので、E
PROMセルのため使用される同じプログラミング回路
を使用できる。これにより、製造およびフィルタプログ
ラム段階における時間を大幅に節約することができ
る。。
【図1】この発明による高分解能ディジタルフィルタを
図式的に示す図である。
図式的に示す図である。
【図2】図1の高分解能ディジタルフィルタの詳細を図
式的に示す図である。
式的に示す図である。
【図3】従来のディジタルフィルタを示すブロック図で
ある。
ある。
1 高分解能ディジタルフィルタ 2 デコーダ 3、4 不揮発性リードオンリーメモリ 5 セル 6 センスアンプ 8 レジスタ 9 加算器群 10、11 加算器 12 バッファレジスタ 13 加算器チェーン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マウロ・サリ イタリア国、20079 サンタンジェロ・ロ ディジャーノ、ヴィア・ジュゼッペ・ヴェ ルディ 17
Claims (18)
- 【請求項1】 入力信号としてサンプルされたディジタ
ル信号を受け、出力を有しかつ少なくとも第1および第
2のメモリ要素を含み、各メモリ要素が入力として入力
信号の異なる部分を受けるメモリ構造と、 このメモリ構造の出力側に接続され、入力信号を所定の
周波数応答特性を有する複数の加算器と、 これらの加算器の間に接続された遅延要素とを備えた高
分解能ディジタルフィルタ。 - 【請求項2】 メモリ要素は不揮発性メモリ要素を含
み、サンプルされたディジタル信号は最上位部および最
下位部を含み、第1のメモリ要素は入力として最上位部
を受け、第2のメモリ要素は入力として最下位部を受け
る請求項第1項記載の高分解能ディジタルフィルタ。 - 【請求項3】第1および第2のメモリ要素は実質的に同
じサイズである請求項第1項記載の高分解能ディジタル
フィルタ。 - 【請求項4】第1および第2のメモリ要素は実質的に同
じデータを含む請求項第1項記載の高分解能ディジタル
フィルタ。 - 【請求項5】第1および第2のメモリ要素はリードオン
リーメモリ要素を含む請求項第1項記載の高分解能ディ
ジタルフィルタ。 - 【請求項6】第1および第2のメモリ要素はEPROM
を含む請求項第5項記載の高分解能ディジタルフィル
タ。 - 【請求項7】第1および第2のメモリ要素は2(n/2)に
等しい多数の列を含み、n/2は各入力信号部分のビッ
ト数に等しい請求項第1項記載の高分解能ディジタルフ
ィルタ。 - 【請求項8】離散時間間隔でサンプル信号を少なくとも
第1および第2の相補部分に分割するステップと、 これら第1および第2の相補部分をデコードするステッ
プと、 デコードされた部分と所望のフィルタ周波数応答を表す
係数を乗算して積を得るステップと、 この積を少なくとも第1および第2のメモリ要素に記憶
するステップと、 上記積を加算するとともにサンプル信号の特性を有する
出力信号を発生するステップとを含むディジタルコード
サンプル信号のろ波方法。 - 【請求項9】乗算するステップは第1および第2の部分
積を発生するステップを含み、 記憶するステップは第1のメモリ要素に第1の部分積を
記憶し、かつ第2のメモリ要素に第2の部分積を記憶す
るステップを含むディジタルコードサンプル信号のろ波
方法。 - 【請求項10】記憶するステップは少なくとも第1およ
び第2のEPROMメモリ要素の積を記憶するステップ
を含むディジタルコードサンプル信号のろ波方法。 - 【請求項11】記憶するステップは第1のEPROMメ
モリ要素に第1の部分積を記憶し、かつ第2のEPRO
Mメモリ要素に第2の部分積を記憶するステップを含む
ディジタルコードサンプル信号のろ波方法。 - 【請求項12】各メモリ要素が入力として異なるディジ
タル信号部分を受ける少なくとも第1および第2のメモ
リ要素を含み、サンプルされた少なくとも第1および第
2のディジタル信号部分を記憶する手段と、 この記憶手段に接続され、ディジタル信号部分を加算
し、かつ所定の周波数応答を有する出力信号を発生する
手段とを備えた高分解能ディジタルフィルタ。 - 【請求項13】サンプルされたディジタル信号部分は最
上位部および最下位部を含み、第1のメモリ要素は入力
として最上位部を受け、第2のメモリ要素は入力として
最下位部を受ける請求項第12項記載の高分解能ディジ
タルフィルタ。 - 【請求項14】第1および第2のメモリ要素は実質的に
同じサイズである請求項第12項記載の高分解能ディジ
タルフィルタ。 - 【請求項15】第1および第2のメモリ要素は実質的に
同じデータを含む請求項第12項記載の高分解能ディジ
タルフィルタ。 - 【請求項16】第1および第2のメモリ要素はリードオ
ンリーメモリ要素を含む請求項第12項記載の高分解能
ディジタルフィルタ。 - 【請求項17】第1および第2のメモリ要素はEPRO
Mを含む請求項第16項記載の高分解能ディジタルフィ
ルタ。 - 【請求項18】第1および第2のメモリ要素は2(n/2)
に等しい多数の列を含み、n/2は各ディジタル信号部
分のビット数に等しい請求項第12項記載の高分解能デ
ィジタルフィルタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP92830177A EP0564751B1 (en) | 1992-04-10 | 1992-04-10 | High-resolution digital filter |
IT92830177.9 | 1992-04-10 |
Publications (1)
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---|---|
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Family Applications (1)
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JP5083320A Pending JPH06260890A (ja) | 1992-04-10 | 1993-04-09 | 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 |
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EP (1) | EP0564751B1 (ja) |
JP (1) | JPH06260890A (ja) |
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- 1992-04-10 EP EP92830177A patent/EP0564751B1/en not_active Expired - Lifetime
-
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- 1993-04-09 JP JP5083320A patent/JPH06260890A/ja active Pending
-
1995
- 1995-02-06 US US08/384,211 patent/US5563816A/en not_active Expired - Lifetime
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Also Published As
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US5563816A (en) | 1996-10-08 |
DE69222626T2 (de) | 1998-02-05 |
DE69222626D1 (de) | 1997-11-13 |
EP0564751A1 (en) | 1993-10-13 |
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