KR950000386B1 - 이산여현 변환회로 - Google Patents

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Abstract

내용 없음.

Description

이산여현 변환회로
제 1 도는 ROM과 누산기(Accumulator)를 포함한 RAC(ROM and Accumulator in Cascade).
제 2 도는 M-T Sun 의 분산 산술 처리를 이용한 16point DCT(Discrete Cosine Transform)회로.
제 3 도는 8point 정방향 DCT회로.
제 4 도는 8point 역방향 DCT회로.
제 5 도는 2input RAC.
제 6 도는 4input RAC.
제 7 도는 본 발명의 바람직한 실시예에 따른 8point 정방향/역방향 DCT회로.
* 도면의 주요부분에 대한 부호의 설명
U1 : 가산기 U2 : 감산기
U3 : 승산기 U4 : 2입출력 RAC
U5 : 4입출력 RAC U11 : 멀티플렉서
본 발명은 분산산술처리(Distributed Arithmetic)방식의 정방향 및 역방향 이산여현변환(Discrete Cosine Transform : 이하 'DCT'라함)회로에 관한 것이다.
분산산출처리(Distributed Arithmetic)는 신호처리(Signal Processing)에서 많이 쓰이는 방식이다.
아래에 분산산출처리에 대해서 간단히 설명한다.
분산산출처리에 대한 자세한 내용은 A. Peled and B. Lin, "A New Hardware Realization of Digital Filters, "IEEE Transactions on Acoustic, Speech and Signal Processing, Vol. ASSP-22, pp. 456-462, December 1974. 기술되어 있다. 변수 X가 변수들 Y0…Y3에 의해 다음의 식에 따라 구해진다고 가정하자.
X=C0Y0+C1Y1+C2Y2+C3Y3(1)
또한 변수 X, Y0…Y3는 아래식에서와 같이 n-bit 2의 보수(2's compliment)값으로 표현되어 있다고 가정한다.
Y0=-2n-1y0 n-1+2n-2y0 n-2+…2y0 1+y0 0(2)
이때 X는 다음과 같이 표현할 수 있다.
X=-2n-1y0 n-1C0+-2n-2y0 n-2C0+…+2y0 1C0+y0 0C0
-2n-1y1 n-1C1+-2n-2y1 n-2C1+…+2y1 1C1+y0 0C1
-2n-1y2 n-1C2+-2n-2y2 n-2C2+…+2y2 1C2+y2 0C2
-2n-1y3 n-1C3+-2n-2y3 n-2C3+…+2y3 1C3+y3 0C2(3)
=y0 0C0+y1 0C1+y2 0C2+y3 0C3
+2y0 1C0+2y1 1C1+2y1 0C2+2y3 -1C3
.
.
.
+2n-2y0 n-2C0+2n-2y1 n-2C1+2n-2y2 n-2C2+2n-2y3 n-2C3
-2n-1y0 n-1C0-2n-1y1 n-1C1-2n-1y2 n-1C2-2n-1y3 n-1C3(4)
위의 식에서의 값은 yk 1은 값은 yk 1들의 가능한 모든 경우에 대하여 미리 k 3 =0yk 1의 값을 구하여 ROM(Read Only Memory)에 저장하여 놓으면 쉽게 구할 수 있다.
이러한 중간합(Partial Sum)을 계속하여 더하면 최종적으로 원하는 X의 값을 구할 수 있다.
제 1 도는 위에 설명한 방법을 구현하는 회로의 일예를 나타낸 것이다.
제 1 도에서와 같이 ROM(10)과 누산기(accumulator)(20)가 연결되어 있는 것을 RAC(ROM and Accumulator in Cascade)라고 하며 분산산출처리방식의 기본이 되는 요소이다.
제 1도에서 참조번호 30으로 나타낸 것은 병렬레지스터(parallel register)이다.
N개의 입력을 갖는 1차원 DCT는 다음과 같은 식으로 표현된다.
다음의 식 5는 정방향 DCT(Forward DCT)를 나타내며, 식 6은 역방향 DCT(Inverse DCT)를 나타낸다.
분산산출처리방식을 DCT의 구현에 이용한 것은 Bellcore의 M-T Sun이 처음이다.
M-T Sun은 16point DCT를 분산산출처리를 이용하여 구현하였다.
제 2 도는 M-T Sun의 분산산출처리를 이용한 16point DCT의 회로가 나타나 있다('M-T Sun, T-C Chen and A. M. Cottieb, "VLSI Implementation of a 16X16 Discrete Cosine Transfrom," IEEE Transactions on Circuits and Systems, Vol. 36, No. 4, pp. 610-617, April 1989. " M-L Lios and M-T Sun, "Two-Dimensional Discrete Cosine Transform Prosessor, "United States Patent, Patent Number 4,791,598.').
제 2 도에서 RAC(1)-RAC(16)이 분산산출처리를 이용한 ROM과 누산기로 이루어진 RAC모듈(module)이다.
이러한 RAC들은 분산산출처리를 이용한 회로의 기본요소이며 설계시 회로소자수가 많이 필요한 요소들이다.
따라서 분산산출처리를 이용한 회로를 구성할때에는 RAC의 숫자를 줄이는 것과 RAC에 쓰이는 ROM의 크기를 줄이는 것이 DCT의 구현에 필요한 회로소자수 및 복잡도를 줄이는 것과 직결된다.
제 2 도에 보인 회로는 정방향 DCT를 구현하는 데만 사용할 수 있고 역방향 DCT를 구현하는데는 사용할 수 없다.
이는 역방향 DCT의 식과 정방향 DCT이 식이 다르므로 인하여 RAC에 쓰이는 ROM의 내용이 달라지기 때문이다.
제 2 도에 보인 회로를 변경하여 역방향 DCT에도 적용하게 하려면 별도로 8개의 RAC모듈이 더 필요하게 되어 전체 24개의 RAC모듈을 사용해야만 정방향 및 역방향 DCT를 수행할 수 있는 회로가 꾸며질 수 있다.
제 2 도에 보인 회로를 매클럭(colck)마다 결과를 만들어내는 실시간(real time) 8point DCT에 사용하는 경우에도, 입출력과 내부값이 16-bit이라 가정하면, 정방향과 역방향의 DCT를 모두 수행하게 하려면 24개의 RAC모듈들이 필요하다.
이는 DCT회로안에 데이타의 전달경로(path)가 8개뿐이므로 하나의 경로가 매클럭마다 두개의 비트를 처리해야 하므로 두개의 RAC를 필요로 하기 때문이다.
이 경우, 정방향 DCT만을 수행하는데 16개의 RAC이 필요하며, 역방향 DCT도 수행할 수 있게 하려면 8개의 RAC이 더 필요하여 전체 24개의 RAC가 필요하게 된다.
본 발명의 목적은 최소갯수의 RAC와 ROM을 사용하여 양방향 DCT회로를 구성하는 것이다.
본 명세서에서는 16-bit의 보수(2's complement)로 표현된 입출력에 대하여 매클럭마다 결과를 내는 실시간 정방향/역방향 8point DCT를 실시예로서 들어 본 발명에 대해 상세히 설명한다.
본 발명은 2n개의 입력을 가지는 모든 정방향/역방향 DCT에 확장적용될 수 있다.
8개의 입력을 가지는 정방향 DCT는 다음과 같은 두개의 식으로 나타낼수 있다.
위의 식 7은 아래의 식으로 변환될 수 있다.
즉 정방향 DCT은 아래의 세식으로 표현된다.
식 10, 11, 12를 구현하는 회로가 제 3 도에 나타나 있다.
입출력 x, y는 16-bit 2의 보수(2's compliment)값으로 표현되어 있다.
매클럭마다 각 입력은 2-bit의 정보를 받아 들인다.
여기에 보인 정방향 DCT회로는 세개의 단(stage)로 구성되어 있다.
제 3 도에서 U1은 2개의 2-bit입력을 더하여 한개의 2-bit출력을 만드는 2-bit 가산기(adder)이며, U2는 2개의 2-bit입력을 받아 위의 입력에서 아래의 입력을 뺀 결과로 한개의 2-bit출력을 만드는 2-bit 감산기(subtractor)이다.
제 1 단(stage1), 제 2 단(stage2), 제 3 단(stage3)에 분산되어 있는 가산기(U1)와 감산기 (U2)들은 식 10, 11, 12들의 우변에 나타나는 입력들의 가감산을 수행한다.
제 1 단에 보인것처럼 모든 입력이 하나의 가산기의 하나의 감산기에 연결되는 회로를 셔플(shuffle)회로라 한다.
제 1 단은 각각 8개의 입출력을 가지는 셔플회로이며, 제 2 단은 각각 4개의 입출력을 가지는 셔플회로이다.
또한 제 3 단은 각각 2개의 입출력을 가지는 셔플회로이다.
제 3 단은 U3은 식 10에 나오는 곱하기 cos4θ기능을 수행한다.
DCT를 구현하는 방법에 따라서 DCT입출력 전체에를 곱하거나 나누어 줌으로서 U3을 사용하지 않는 것이 가능하므로 실제 회로구현에는 거의 사용되지 않는다.
U4는 2개의 2-bit입력 받아서 2개의 2-bit출력을 만드는 RAC이다.
U4는 식 11에 나오는 행렬곱(matrix multiplication)을 수행한다.
U5는 4개의 2-bit을 입력을 받아서 4개의 2-bit출력을 만드는 RAC이다.
U5는 식 12에 나오는 행렬곱을 수행한다.
2RAC(U4)와 4RAC(U5)의 상세한 내용은 아래에 설명한다.
2RAC(U4)의 상세회로가 제 5 도에 나타나 있다.
U6은 2개의 입력주소를 가지는 ROM이다.
각 주소에는 16bit의 데이타가 있다.
ROM의 내용은 식 11의 행렬에 따라서 결정된다.
U7은 두개의 입력을 가지는 병렬가산/감산기이다.
병렬가산/감산(U7)는 평소에는 가산기의 역할을 하다가 8번째 클럭에서 감산기의 역할을 한다.
U8은 가산기이며, U9는 병렬레지스터(parallel register)이다.
U10은 병렬입력 2-bit순차 출력으로 바꾸어 준다.
4RAC(제 3도의 U5)의 상세회로가 제 6 도에 나타나 있다.
4RAC(U5)의 동작과 구조는 입력수와 출력수를 제외하고는 2RAC(U4)동일이다.
4RAC(U5)의 ROM의 내용은 식 11의 행렬에 따라서 결정된다.
8개의 입력을 가지는 역방향 DCT는 다음과 같은 두개의 식으로 나타낼 수 있다.
위의 식에서 식 13은 아래의 식으로 변환될 수 있다.
즉 역방향 DCT은 아래의 세식으로 표현된다.
식 16, 17, 18을 구현하는 회로가 제 4 도에 나타나 있다.
제 3 도의 정방향 DCT와 마찬가지로 입출력 x, y는 16-bit의 보수(2's comliment)값으로 표현되어 있으며, 매클럭마다 각 입력은 2-bit의 정보를 받아들인다.
여기에 보인 역방향 DCT회로도 제 3 도의 정방향 DCT와 같이 세개의 단(stage)으로 구성되어 있다.
제 4 도에서 U1, U2, U3, U4, U5의 구조와 동작은 제 3 도의 U1, U2, U3, U4, U5의 구조와 동작과 동일하다.
여기서 U4의 ROM의 내용은 식 17의 행렬에 의해 주어지며 U5의 ROM의 내용은 식 18의 행렬에 의해 주어진다.
식 10, 11, 12를 식 16, 17, 18를 비교하면 행렬곱에 쓰이는 행렬들이 동일함을 알 수 있다.
즉 제 3 도의 정방향 DCT와 제 4 도의 역방향 DCT에 쓰이는 U1, U2, U3, U4, U5는 구조와 동작이 같을 뿐만 아니라 ROM의 내용도 동일하다.
이를 이용하여 정방향 역방향 DCT를 모두 수행하는 DCT처리기(processor)를 구현할 수 있다.
즉 제 3 도에 나오는 제 1 단, 제 2 단, 제 3 단의 입출력에 멀티플렉서(multiplexer)를 이용하면 제 3 도와 제 4 도의 기능을 모두 수행하는 정방향/역방향 DCT를 구현할 수 있다.
제 7 도는 본 발명에 따른 정방향/역방향 DCT회로의 바람직한 실시예를 나타낸 것이다.
본 발명의 DCT회로는 제 3 도의 정방향 DCT회로의 멀티플렉서를 첨가하여 제 4 도와 같은 역방향 DCT도 수행할 수 있게 만든 것이다.
본 발명에 따른 DCT회로는 제 4 도의 역방향 DCT에 멀티플렉서를 첨가하여 제 3 도와 같은 정방향 DCT회로도 수행하게 함으로서도 얻을 수 있다.
제 7 도에서 U1∼U5는 제 3 도의 U1∼U5나 제 4 도의 U1∼U5와 같은 기능과 구조를 가지고 있다.
U4, U5의 ROM의 내용도 제 3 도나 제 4 도의 U4, U5의 ROM의 내용과 동일하다.
U11은 2개의 입력과 하나의 출력을 갖는 멀티플렉서이다.
멀티플렉서(U11)은 정방향 DCT을 수행할때는 위의 입력을 출력으로 내보내며, 역방향 DCT를 수행할때는 아래의 입력을 출력으로 내보낸다.
제 7 도에서 신호의 흐름은 다음과 같다.
1. 정방향 DCT수행시 :
(a) 화상신호 x0∼x7가 제 1 단으로 입력되어 제 1 단의 출력인 S10UT0에서 S10UT7으로 출력된다.
(b) 제 1 단의 출력인 S10UT0에서 S10UT3가 제 2 단으로 입력되어 제 2 단의 출력인 S20UT0에서 S20UT3에서 출력된다.
(c) 제 2 단의 출력인 S20UT0에서 S20UT3가 제 3 단으로 입력되어 제 3 단의 출력인 S30UT0에서 S30UT3으로 출력된다. 또한, 제 1 단위 출력인 S10UT4에서 S10UT7가 제 3 단으로 입력되어 제 3 단의 출력인 S30UT4에서 S30UT7으로 출력된다. 이때, 제 3 단의 출력인 S30UT0에서 S30UT7은 정방향 DCT의 출력인 주파수신호 y0∼y7과 동일하다.
2. 역방향 DCT수행시 :
(a) 주파수신호 y0∼y7가 제 3 단으로 입력되어 제 3 단의 출력인 S30UT0에서 S30UT7으로 출력된다.
(b) 제 3 단의 출력인 S30UT0에서 S30UT3가 제 2 단으로 입력되어 제 2 단의 출력인 S20UT0에서 S20UT3에서 출력된다.
(c) 제 2 단의 출력인 S20UT0에서 S20UT3가 제 1 단으로 입력되어 제 1 단의 출력인 S10UT0에서 S10UT3으로 출력된다. 또한, 제 3 단의 출력인 S30UT4에서 S30UT7가 제 1 단으로 입력되어 제 1 단의 출력인 S10UT4에서 S10UT7으로 출력된다. 이때, 제 1 단의 출력인 S10UT0에서 S10UT7은 역방향 DCT의 출력인 출력인 화상신호 x0∼x7과 동일하다.
이상과 같은 본 발명의 효과는 다음과 같다.
첫째, 정방향/역방향 DCT, 정방향 DCT, 정방향 DCT를 구성할 때 셔플단(shuffle stage)을 하나만 쓰는 기존의 분산산술처리방식에 비해 RAC(ROM and Accumulator in Cascade)의 수를 1/3이상 줄일 수 있다.
즉, 8point 실시간 정방향/역방향 DCT를 구성할 때의 경우 기존의 방식은 24개의 RAC module을 필요로 함에 반하여 본 발명의 경우 12개의 RAC모듈만을 필요로 한다.
둘째, 정방향/역방향 DCT, 정방향 DCT, 정방향 DCT를 구성할 때 셔플단을 하나만 쓰는 기존의 분산산술 처리방식에 비해 RAC(ROM and Accumulator in Cascade)에 쓰이는 ROM의 크기를 줄일 수 있다.
즉, 8point 실시간 정방향/역방향 DCT를 구성할때의 경우 기존의 방식에 쓰이는 ROM은 모두 4개의 입력어드레스를 필요로 하는데 반하여 본 발명에 쓰이는 ROM중 4개는 두개의 입력어드레스만을 필요로 한다.

Claims (5)

  1. n(n은 정수)개의 단(stage)으로 구성되고 각 단은 2n, 2n-1, …, 21개의 입출력단을 갖는 셔플회로를 포함하되, n번째단은 2n-2개의 입출력단을 갖고 분산산술 처리에 의한 DCT처리를 위한 제 1 RAC와, 2n-1개의 입출력단을 갖는 제 2 RAC를 포함하는 이산여현 변화회로에 있어서, 상기 각단에 구성되는 상기 셔플회로의 입력단과 연결되고 정방향처리 및 역방향처리에 따라서 상기 각단으로 부터 출력되는 정보의 전달경로를 변경시키는 경로절환수단과, 상기 제 1 RAC 및 상기 2 RAC의 입력단과 각각 연결되고 상기 정방향처리 및 상기 역방향처리에 따라서 정보를 선택하여 상기 제 1 RAC 및 상기 제 2 RAC로 각각 제공하는 제 1 선택수단 및 제 2 선택수단을 포함하는 것을 특징으로 하는 이산여현 변환회로.
  2. 제 1 항에 있어서, 상기 경로절환수단은, 상기 각각의 상기 셔플회로의 입력단 갯수와 동일한 수의 2×1멀티플렉서에 의해 구성되되, 상기 2×1멀티플렉서 각각의 출력단은 상기 셔플회로의 각 입력단과 연결되고, 두 입력단중 하나는 바로 전단의 상기 셔플회로의 각 출력단과 연결되며 다른 하나는 바로 후단의 각 출력단과 연결되는 것을 특징으로 하는 이산여현 변환회로.
  3. 제 1 항에 있어서, 상기 제 1 선택수단은 2n-2개의 2×1멀티플렉서에 의해 구성되되, 상기 멀티플렉서 각각은 상기 정방향 처리인 경우에는 전단의 출력을 선택하여 상기 제 2 RAC로 제공하고 상기 역방향 처리인 경우에는 역방향입력(y)을 선택하여 상기 제 1 RAC로 제공하는 것을 특징으로 하는 이산여현 변환회로.
  4. 제 1 항에 있어서, 상기 제 2 선택수단은 2n-1개의 2×1멀티플렉서에 의해 구성되되, 상기 멀티플렉서 각각은 상기 정방향 처리인 경우에는 전단의 출력을 선택하여 상기 2 RAC로 제공하고 상기 역방향처리인 경우에는 역방향입력(y)을 선택하여 상기 제 2 RAC로 제공하는 것을 특징으로 하는 이산여현 변환회로.
  5. 제 1, 2, 3항 또는 제 4 항에 있어서, 상기 정방향처리 및 상기 역방향처리시 입출력에 곱하거나 나누어주는 상수로서를 사용하는 것을 특징으로 하는 이산여현 변환회로.
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