JP2529229B2 - コサイン変換装置 - Google Patents
コサイン変換装置Info
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- adder
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- Complex Calculations (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理におけるコサイン変換装
置に関するものである。
置に関するものである。
従来の技術 コサイン変換は、画像信号の圧縮等に大きな効果があ
ることが知られており、Ｎ次元高速コサイン変換および
Ｎ次元高速逆コサイン変換として、現在、合計N/2log2N
回の実数乗算回路で行える手法が知られている。第３図
および第４図は８次元のコサイン変換および８次元逆コ
サイン変換の信号線図の例として森川らの手法（文献
“チェビシェフ多項式の逐次的因数分解に基づく高速コ
サイン変換アルゴリズム”信学論A,J68−A,PP.173−180
（1985））を示す。ただし、コサイン変換対は次式で定
義されているものとする。
ることが知られており、Ｎ次元高速コサイン変換および
Ｎ次元高速逆コサイン変換として、現在、合計N/2log2N
回の実数乗算回路で行える手法が知られている。第３図
および第４図は８次元のコサイン変換および８次元逆コ
サイン変換の信号線図の例として森川らの手法（文献
“チェビシェフ多項式の逐次的因数分解に基づく高速コ
サイン変換アルゴリズム”信学論A,J68−A,PP.173−180
（1985））を示す。ただし、コサイン変換対は次式で定
義されているものとする。
｛xn｝；元のデータ ｛▲▼｝；コサイン変換されたデータ 第３図において、入力部分１から入力された８個の入
力値が加算器２および実数乗算器３で変換された後、バ
タフライ加算器４を経て、実数乗算器５および加算器６
で変換され、バタフライ加算器７を経て、更に実数乗算
器8,バタフライ加算器９および乗算器10を経て出力部分
11に出力される。
力値が加算器２および実数乗算器３で変換された後、バ
タフライ加算器４を経て、実数乗算器５および加算器６
で変換され、バタフライ加算器７を経て、更に実数乗算
器8,バタフライ加算器９および乗算器10を経て出力部分
11に出力される。
第４図においては、入力部分12から入力された８個の
データがバタフライ加算器13によって加算が行われ、そ
の出力の1/4の個数である２個のデータに対して乗算器1
4によって実数乗算を行い、その出力のうち６個のデー
タに対して加算器15によって加算を行い、その出力のう
ち１個のデータに対して実数乗算器16によって実数乗算
を行い、その出力のうち７個のデータに対して加算器17
によって加算を行い、その出力のうち４個のデータに対
して実数乗算器18によって実数乗算を行い、その出力の
うち４個のデータに対して加算器19によって加算を行
い、その出力のうち４個のデータに対してバタフライ加
算器20によって加算を行い、その出力のうち６個のデー
タに対して実数乗算器21で実数乗算を行った結果、コサ
イン変換された出力値が出力部分22から出力される。乗
算回数は全体で13回であるが、２のべき数による除算を
乗算と数えないことにすれば合計12回となり、第３図の
逆コサイン変換に必要な乗算数と一致する。また、装置
の構成は第３図の逆コサイン変換装置と第４図のコサイ
ン変換装置で大きく異なっている。
データがバタフライ加算器13によって加算が行われ、そ
の出力の1/4の個数である２個のデータに対して乗算器1
4によって実数乗算を行い、その出力のうち６個のデー
タに対して加算器15によって加算を行い、その出力のう
ち１個のデータに対して実数乗算器16によって実数乗算
を行い、その出力のうち７個のデータに対して加算器17
によって加算を行い、その出力のうち４個のデータに対
して実数乗算器18によって実数乗算を行い、その出力の
うち４個のデータに対して加算器19によって加算を行
い、その出力のうち４個のデータに対してバタフライ加
算器20によって加算を行い、その出力のうち６個のデー
タに対して実数乗算器21で実数乗算を行った結果、コサ
イン変換された出力値が出力部分22から出力される。乗
算回数は全体で13回であるが、２のべき数による除算を
乗算と数えないことにすれば合計12回となり、第３図の
逆コサイン変換に必要な乗算数と一致する。また、装置
の構成は第３図の逆コサイン変換装置と第４図のコサイ
ン変換装置で大きく異なっている。
発明が解決しようとする問題点 上記のアルゴリズムでは実数の乗算回数は、Ｎ次元コ
サイン変換では1/2Nlog2N回必要であるが、コサイン変
換と逆コサイン変換の回路で共用可能となる部分が少な
く、ハードウェア規模が増大する欠点を有している。
サイン変換では1/2Nlog2N回必要であるが、コサイン変
換と逆コサイン変換の回路で共用可能となる部分が少な
く、ハードウェア規模が増大する欠点を有している。
問題点を解決するための手段 本発明は、Ｎ（Ｎ＝2v;vは自然数）個のデータに対し
て、Ｎ次元コサイン変換またはＮ次元逆コサインを行う
コサイン変換装置であって、バタフライ加算器とN/2回
の実数乗算を行なう実数乗算器と少なくとも前記実数乗
算器の乗算結果を入力信号とする加算器とを１組の演算
ユニットとし、少なくともｖ個の前記演算ユニットと２
のべき数の定数で除算を行なう整数除算器を有し、前記
バタフライ加算器および前記実数乗算器は、コサイン変
換と逆コサイン変換する場合にも共用し、前記乗算器の
乗数と前記加算器に入力される信号の一部は逆コサイン
変換とコサイン変換の場合とで切り換えることを特徴と
するコサイン変換装置である。
て、Ｎ次元コサイン変換またはＮ次元逆コサインを行う
コサイン変換装置であって、バタフライ加算器とN/2回
の実数乗算を行なう実数乗算器と少なくとも前記実数乗
算器の乗算結果を入力信号とする加算器とを１組の演算
ユニットとし、少なくともｖ個の前記演算ユニットと２
のべき数の定数で除算を行なう整数除算器を有し、前記
バタフライ加算器および前記実数乗算器は、コサイン変
換と逆コサイン変換する場合にも共用し、前記乗算器の
乗数と前記加算器に入力される信号の一部は逆コサイン
変換とコサイン変換の場合とで切り換えることを特徴と
するコサイン変換装置である。
作用 本発明は前記した構成により、コサイン変換と逆コサ
イン変換の主要回路を共用できるので、両者を１つの装
置で切り換えて使用することにより、大幅なハードウェ
アの簡単化が行える。更に、実数乗算回路がN/2log2N回
であり、現在知られている高速コサイン変換の乗算回数
以下であり、高速なコサイン変換が可能である。
イン変換の主要回路を共用できるので、両者を１つの装
置で切り換えて使用することにより、大幅なハードウェ
アの簡単化が行える。更に、実数乗算回路がN/2log2N回
であり、現在知られている高速コサイン変換の乗算回数
以下であり、高速なコサイン変換が可能である。
実 施 例 第１図は本発明のコサイン変換装置で８次元コサイン
変換を計算する実施例の信号線図を表している。第１図
の23は本装置の入力部分、24〜26はバタフライ加算のた
めの加算器、27〜29は実数乗算のための実数乗算器、3
0,31はバタフライ加算以外のための加算器、32は２のべ
き数で除算をするための実数乗算器であり、33は本装置
の出力部分である。
変換を計算する実施例の信号線図を表している。第１図
の23は本装置の入力部分、24〜26はバタフライ加算のた
めの加算器、27〜29は実数乗算のための実数乗算器、3
0,31はバタフライ加算以外のための加算器、32は２のべ
き数で除算をするための実数乗算器であり、33は本装置
の出力部分である。
第１図の装置では、まず入力部分23から入力された８
個の入力値がバタフライ加算器２で変換された後、一部
のデータについては乗算器27で実数倍される。次に、バ
タフライ加算器25で変換された後、一部は実数乗算器28
で実数倍されて、加算器30で加算が行われる。更に、次
に３段目のバタフライ加算器26で変換された後、実数乗
算器29で実数倍されて、一部のデータについては加算器
31で加算が行われ、乗算器32で乗算されて出力部分33へ
出力される。乗算器32では２のべき数での除算が行われ
るので、1/4倍および1/2倍は各々２ビットおよび１ビッ
トシフトで実現できるので、計算は容易である。
個の入力値がバタフライ加算器２で変換された後、一部
のデータについては乗算器27で実数倍される。次に、バ
タフライ加算器25で変換された後、一部は実数乗算器28
で実数倍されて、加算器30で加算が行われる。更に、次
に３段目のバタフライ加算器26で変換された後、実数乗
算器29で実数倍されて、一部のデータについては加算器
31で加算が行われ、乗算器32で乗算されて出力部分33へ
出力される。乗算器32では２のべき数での除算が行われ
るので、1/4倍および1/2倍は各々２ビットおよび１ビッ
トシフトで実現できるので、計算は容易である。
しかしながら、第１図におけるバタフライ加算器24,2
5,26は各々第３図におけるバタフライ加算器4,7,9と同
一であり、第１図の実数乗算器27,28,29,32は各々第３
図における実数乗算器3,5,8,10と乗数を除けば同一の構
成である。従って、信号線図より、本発明のコサイン変
換装置を使用すれば、方式的に逆コサイン変換と多くの
回路の共用化が可能となることが明らかである。
5,26は各々第３図におけるバタフライ加算器4,7,9と同
一であり、第１図の実数乗算器27,28,29,32は各々第３
図における実数乗算器3,5,8,10と乗数を除けば同一の構
成である。従って、信号線図より、本発明のコサイン変
換装置を使用すれば、方式的に逆コサイン変換と多くの
回路の共用化が可能となることが明らかである。
第２図は８次元の場合に本発明のコサイン変換装置と
逆コサイン変換装置を組み合わせて、適宜切り換えるこ
とによって１つの装置で両変換を行えるようにした本発
明のコサイン変換装置のブロック図を示す。同図におい
て、Ｄは１データ処理時間の遅延装置を表し、は加算
器を表し、は乗算器を表す。34は入力端子であり、信
号が直列に入力される。35は逆コサイン変換用の演算装
置であり、切り換える信号によって、逆コサイン変換の
場合は第３図の加算器２の処理を行い、コサイン変換の
場合は入力をそのまま出力する。36は逆コサイン変換用
の実数乗算器であり、切り換える信号によって、逆コサ
イン変換の場合は第３図の実数乗算器36の処理を行い、
コサイン変換の場合は入力をそのまま出力する。37はバ
タフライ加算器であり、第１図の加算器24及び第３図の
加算器４の処理を行う。38は逆コサイン変換用の演算装
置であり、切り換える信号によって、逆コサイン変換の
場合は第３図の加算器６の処理を行い、コサイン変換の
場合は入力をそのまま出力する。39は実数乗算器であ
り、切り換える信号によって、コサイン変換の場合は第
１図の実数乗算器27の計算を行い、逆コサイン変換の場
合は第３図の乗算器５の処理を行う。40はバタフライ加
算器であり、第１図の加算器25及び第３図の加算器７の
処理を行う。41はコサイン変換用の演算装置であり、切
り換える信号によって、コサイン変換の場合は第１図の
加算器30の計算を行い、逆コサイン変換の場合は入力を
そのまま出力する。42は実数乗算器であり、切り換える
信号によって、コサイン変換の場合は第１図の実数乗算
器28の計算を行い、逆コサイン変換の場合は第３図の実
数乗算器８の処理を行う。43はバタフライ加算器であ
り、第１図の加算器26及び第３図の加算器９の処理を行
う。44はコサイン変換用の演算装置であり、切り換える
信号によって、コサイン変換の場合は第１図の加算器31
の計算を行い、逆コサイン変換の場合は入力をそのまま
出力する。45はコサイン変換用の実数乗算器であり、切
り換える信号によって、コサイン変換の場合は第１図の
実数乗算器29の計算を行い、逆コサイン変換の場合は入
力をそのまま出力する。46は乗算器であり、切り換える
信号によって、コサイン変換の場合は第１図の乗算器32
の計算を行い、逆コサイン変換の場合は第３図の乗算器
10の処理を行う。47は出力端子であり、変換後の信号が
出力される。
逆コサイン変換装置を組み合わせて、適宜切り換えるこ
とによって１つの装置で両変換を行えるようにした本発
明のコサイン変換装置のブロック図を示す。同図におい
て、Ｄは１データ処理時間の遅延装置を表し、は加算
器を表し、は乗算器を表す。34は入力端子であり、信
号が直列に入力される。35は逆コサイン変換用の演算装
置であり、切り換える信号によって、逆コサイン変換の
場合は第３図の加算器２の処理を行い、コサイン変換の
場合は入力をそのまま出力する。36は逆コサイン変換用
の実数乗算器であり、切り換える信号によって、逆コサ
イン変換の場合は第３図の実数乗算器36の処理を行い、
コサイン変換の場合は入力をそのまま出力する。37はバ
タフライ加算器であり、第１図の加算器24及び第３図の
加算器４の処理を行う。38は逆コサイン変換用の演算装
置であり、切り換える信号によって、逆コサイン変換の
場合は第３図の加算器６の処理を行い、コサイン変換の
場合は入力をそのまま出力する。39は実数乗算器であ
り、切り換える信号によって、コサイン変換の場合は第
１図の実数乗算器27の計算を行い、逆コサイン変換の場
合は第３図の乗算器５の処理を行う。40はバタフライ加
算器であり、第１図の加算器25及び第３図の加算器７の
処理を行う。41はコサイン変換用の演算装置であり、切
り換える信号によって、コサイン変換の場合は第１図の
加算器30の計算を行い、逆コサイン変換の場合は入力を
そのまま出力する。42は実数乗算器であり、切り換える
信号によって、コサイン変換の場合は第１図の実数乗算
器28の計算を行い、逆コサイン変換の場合は第３図の実
数乗算器８の処理を行う。43はバタフライ加算器であ
り、第１図の加算器26及び第３図の加算器９の処理を行
う。44はコサイン変換用の演算装置であり、切り換える
信号によって、コサイン変換の場合は第１図の加算器31
の計算を行い、逆コサイン変換の場合は入力をそのまま
出力する。45はコサイン変換用の実数乗算器であり、切
り換える信号によって、コサイン変換の場合は第１図の
実数乗算器29の計算を行い、逆コサイン変換の場合は入
力をそのまま出力する。46は乗算器であり、切り換える
信号によって、コサイン変換の場合は第１図の乗算器32
の計算を行い、逆コサイン変換の場合は第３図の乗算器
10の処理を行う。47は出力端子であり、変換後の信号が
出力される。
第２図において乗算器の数は５個である。しかし、乗
算器46は２のべき数の除算であるから単純なビットシフ
トで実現可能である。更に、コサイン変換では実数乗算
器36は未使用となり、逆コサイン変換では実数乗算器45
は未使用となる。従って、実数乗算器36と実数乗算器45
は１つの実数乗算器を切り換えて使用することが可能で
あり、合計３個の実数乗算器で第２図に示す回路が構成
できる。
算器46は２のべき数の除算であるから単純なビットシフ
トで実現可能である。更に、コサイン変換では実数乗算
器36は未使用となり、逆コサイン変換では実数乗算器45
は未使用となる。従って、実数乗算器36と実数乗算器45
は１つの実数乗算器を切り換えて使用することが可能で
あり、合計３個の実数乗算器で第２図に示す回路が構成
できる。
以上の説明は８次元コサイン変換について述べてきた
が、一般にＮ次元の場合にも、全く同様のことを容易に
導くことが可能である。この場合には、実数乗算器の個
数及びバタフライ加算器の個数は共にlog2N個となる。
が、一般にＮ次元の場合にも、全く同様のことを容易に
導くことが可能である。この場合には、実数乗算器の個
数及びバタフライ加算器の個数は共にlog2N個となる。
以上の様に、本実施例によれば、コサイン変換と逆コ
サイン変換の変換対をうまく組み合わせることによっ
て、回路構成に必要な素子数を低減することが可能であ
る。更に、各乗算器は入力データの1/2の個数に対して
のみ実数乗算を行うものであり、遅延素子等を用いれ
ば、実数乗算に必要な時間を平均変換時間の２倍程度に
することが可能であり、実数乗算器の構成が容易となる
利点も有している。
サイン変換の変換対をうまく組み合わせることによっ
て、回路構成に必要な素子数を低減することが可能であ
る。更に、各乗算器は入力データの1/2の個数に対して
のみ実数乗算を行うものであり、遅延素子等を用いれ
ば、実数乗算に必要な時間を平均変換時間の２倍程度に
することが可能であり、実数乗算器の構成が容易となる
利点も有している。
また、各乗算器が入力データの1/2の個数に対しての
み実数演算を行うことを利用して、乗算器の個数がlog2
N個で２つのコサイン変換装置を構成することが可能で
ある。この場合には、切り換えて逆コサイン変換装置と
しても利用できるコサイン変換装置を２つ構成したり、
又は、専用のコサイン変換装置と逆コサイン変換装置を
１つずつ構成することも可能である。コサイン変換装置
の専用装置として使用した場合でも、更に本発明は現在
知られている他の高速コサイン変換より実数乗算回数が
同等かそれ以下であり、且つ構成が簡単なので効果があ
る。
み実数演算を行うことを利用して、乗算器の個数がlog2
N個で２つのコサイン変換装置を構成することが可能で
ある。この場合には、切り換えて逆コサイン変換装置と
しても利用できるコサイン変換装置を２つ構成したり、
又は、専用のコサイン変換装置と逆コサイン変換装置を
１つずつ構成することも可能である。コサイン変換装置
の専用装置として使用した場合でも、更に本発明は現在
知られている他の高速コサイン変換より実数乗算回数が
同等かそれ以下であり、且つ構成が簡単なので効果があ
る。
なお、第２図において実数乗算器の代わりに、乗数と
被乗数の組み合わせパターンをアドレスとして、積が出
力となる様なメモリで装置化しても良い。
被乗数の組み合わせパターンをアドレスとして、積が出
力となる様なメモリで装置化しても良い。
以上の説明は８次元コサイン変換について述べてきた
が、一般にＮ次元の場合にも、全く同様のことを容易に
導くことが可能である。この場合には、実数乗算器の個
数及びバタフライ加算器の個数は共にlog2N個となる。
が、一般にＮ次元の場合にも、全く同様のことを容易に
導くことが可能である。この場合には、実数乗算器の個
数及びバタフライ加算器の個数は共にlog2N個となる。
発明の効果 以上説明したように、本発明によれば、現在知られて
いる最小の計算回数でコサイン変換が可能であり、装置
化の際に多数の素子を、コサイン変換と逆コサイン変換
で共用することができ、その実用的効果は大きい。
いる最小の計算回数でコサイン変換が可能であり、装置
化の際に多数の素子を、コサイン変換と逆コサイン変換
で共用することができ、その実用的効果は大きい。
また、本発明におけるコサイン変換では、各実数乗算
器当りの実数乗算回路が入力データ数の1/2であること
より、２つのコサイン変換装置を１つの装置に組み込ん
で必要な実数乗算器数を合計３個とすることにより、１
つのコサイン変換に必要な実数乗算器数を実質的に更に
1/2とすることが可能であり、実用的効果は大きい。
器当りの実数乗算回路が入力データ数の1/2であること
より、２つのコサイン変換装置を１つの装置に組み込ん
で必要な実数乗算器数を合計３個とすることにより、１
つのコサイン変換に必要な実数乗算器数を実質的に更に
1/2とすることが可能であり、実用的効果は大きい。
更に、本発明におけるコサイン変換では、各実数乗算
器当りの乗算回数が入力データ数の1/2であることよ
り、遅延素子を用いて、乗算に必要な計算時間を平均変
換時間の２倍程度にすることが可能であり、その意義は
大きい。
器当りの乗算回数が入力データ数の1/2であることよ
り、遅延素子を用いて、乗算に必要な計算時間を平均変
換時間の２倍程度にすることが可能であり、その意義は
大きい。
本発明はまた、コサイン変換専用装置として構成した
場合でも、必要な乗算回数が現在知られている他の高速
コサイン変換と較べて同等かそれ以下であり、且つ構造
が簡単であるので、専用装置としても使用可能であり、
その意義は大きい。
場合でも、必要な乗算回数が現在知られている他の高速
コサイン変換と較べて同等かそれ以下であり、且つ構造
が簡単であるので、専用装置としても使用可能であり、
その意義は大きい。
第１図は本発明における８次元コサイン変換を計算する
場合の信号線図、第２図はコサイン変換と逆コサイン変
換を切り換えて計算できる本発明のコサイン変換装置の
８次元の場合のブロック図、第３図は従来の８次元逆コ
サイン変換を計算する信号線図、第４図は従来の８次元
コサイン変換を計算する信号線図である。 24,25,26……バタフライ加算器、27,28,29……実数乗算
器、30,31……加算器、32……２のべき数の逆数の乗算
器、35,36……逆コサイン変換用実数乗算器、37,40,43
……バタフライ加算器、36……逆コサイン変換用実数乗
算器、39,42……実数乗算器、41,44……コサイン変換用
演算装置、45……コサイン変換用実数乗算器、46……２
のべき数の逆数の乗算器。
場合の信号線図、第２図はコサイン変換と逆コサイン変
換を切り換えて計算できる本発明のコサイン変換装置の
８次元の場合のブロック図、第３図は従来の８次元逆コ
サイン変換を計算する信号線図、第４図は従来の８次元
コサイン変換を計算する信号線図である。 24,25,26……バタフライ加算器、27,28,29……実数乗算
器、30,31……加算器、32……２のべき数の逆数の乗算
器、35,36……逆コサイン変換用実数乗算器、37,40,43
……バタフライ加算器、36……逆コサイン変換用実数乗
算器、39,42……実数乗算器、41,44……コサイン変換用
演算装置、45……コサイン変換用実数乗算器、46……２
のべき数の逆数の乗算器。
Claims (4)
- 【請求項１】Ｎ（Ｎ＝2v;vは自然数）個のデータに対し
て、Ｎ次元コサイン変換またはＮ次元逆コサイン変換を
行うコサイン変換装置であって、バタフライ加算器とN/
2回の実数乗算を行う実数乗算器と少なくとも前記実数
乗算器の乗算結果を入力信号とする加算器とを１組の演
算ユニットとし、少なくともｖ個の前記演算ユニットと
２のべき数の定数で除算を行う整数除算器を有し、 前記バタフライ加算器および前記実数乗算器は、コサイ
ン変換と逆コサイン変換する場合にも共用し、前記乗算
器の乗数と前記加算器に入力される信号の一部は逆コサ
イン変換とコサイン変換の場合とで切り換えることを特
徴とするコサイン変換装置。 - 【請求項２】実数乗算器で、１乗算器当りの実数乗算回
数が全データ数の1/2であることを利用して、２つのコ
サイン変換装置を１つの装置に組み込んで必要な実数乗
算器数を合計ｖ個とした特許請求の範囲第１項記載のコ
サイン変換装置。 - 【請求項３】実数乗算器で、１乗算器当りの実数乗算回
数が全データ数の1/2であることを利用して、乗算時間
を、１データの１段あたりの平均処理時間の２倍以内で
行うこととして、実数乗算器のハードウェア構成の簡易
化をはかることを特徴とする特許請求の範囲第１項記載
のコサイン変換装置。 - 【請求項４】実数乗算器の代わりに、乗数と被乗数の組
み合わせパターン数をアドレスとし、このアドレスで示
す位置に積が蓄えられているメモリーをアクセスするこ
とによって実数乗算を行うことを特徴とする特許請求の
範囲第１項、第２項または第３項記載のコサイン変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31208286A JP2529229B2 (ja) | 1986-12-26 | 1986-12-26 | コサイン変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31208286A JP2529229B2 (ja) | 1986-12-26 | 1986-12-26 | コサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164640A JPS63164640A (ja) | 1988-07-08 |
| JP2529229B2 true JP2529229B2 (ja) | 1996-08-28 |
Family
ID=18025019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31208286A Expired - Lifetime JP2529229B2 (ja) | 1986-12-26 | 1986-12-26 | コサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529229B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646778B2 (ja) * | 1990-01-17 | 1997-08-27 | 日本電気株式会社 | ディジタル信号処理装置 |
| JP2511173B2 (ja) * | 1990-05-11 | 1996-06-26 | 株式会社グラフィックス・コミュニケーション・テクノロジーズ | 離散コサイン順変換・逆変換装置 |
| JP2646844B2 (ja) * | 1990-11-16 | 1997-08-27 | 日本電気株式会社 | 離散コサイン変換装置 |
-
1986
- 1986-12-26 JP JP31208286A patent/JP2529229B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164640A (ja) | 1988-07-08 |
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