JP2645213B2 - 離散余弦変換回路 - Google Patents
離散余弦変換回路Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【産業上の利用分野】本発明は分散算術処理（Ｄｉｓｔ
ｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）方式の正方向
および逆方向離散余弦変換（Ｄｉｓｃｒｅｔｅ Ｃｏｓ
ｉｎｅ Ｔｒａｎｓｆｏｒｍ：以下、ＤＣＴと略称す
る）回路に関する。
ｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）方式の正方向
および逆方向離散余弦変換（Ｄｉｓｃｒｅｔｅ Ｃｏｓ
ｉｎｅ Ｔｒａｎｓｆｏｒｍ：以下、ＤＣＴと略称す
る）回路に関する。
【０００２】
【従来の技術】分散算術処理は信号処理（Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｉｎｇ）において多く用いられる方式
である。
Ｐｒｏｃｅｓｓｉｎｇ）において多く用いられる方式
である。
【０００３】ここで、分散算術処理について簡単に説明
する。分散算術処理に関する詳細な内容は、Ａ．Ｐｅｌ
ｅｄ ａｎｄ Ｂ．Ｌｉｎ，“Ａ Ｎｅｗ Ｈａｒｄｗ
ａｒｅ Ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｄｉｇｉｔａ
ｌ Ｆｉｌｔｅｒｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ａｃｏｕｓｔｉｃ，Ｓｐｅｅｃｈａｎ
ｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．Ａ
ＳＳＰ−２２，ｐｐ．４５６〜４６２，Ｄｅｃｅｍｂｅ
ｒ １９７４に記載されている。変数Ｘが変数Ｙ0 …Ｙ
3 により次の式によって求められると仮定する。
する。分散算術処理に関する詳細な内容は、Ａ．Ｐｅｌ
ｅｄ ａｎｄ Ｂ．Ｌｉｎ，“Ａ Ｎｅｗ Ｈａｒｄｗ
ａｒｅ Ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｄｉｇｉｔａ
ｌ Ｆｉｌｔｅｒｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ａｃｏｕｓｔｉｃ，Ｓｐｅｅｃｈａｎ
ｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．Ａ
ＳＳＰ−２２，ｐｐ．４５６〜４６２，Ｄｅｃｅｍｂｅ
ｒ １９７４に記載されている。変数Ｘが変数Ｙ0 …Ｙ
3 により次の式によって求められると仮定する。
【０００４】
【数１】
【０００５】さらに、変数Ｘ，Ｙ0 …Ｙ3 は下記式にお
ける通りｎビットの２の補数（２’ｓ ｃｏｍｐｌｅｍ
ｅｎｔ）値で示されていると仮定する。
ける通りｎビットの２の補数（２’ｓ ｃｏｍｐｌｅｍ
ｅｎｔ）値で示されていると仮定する。
【０００６】
【数２】 このとき、Ｘは次の通り表示することができる。
【０００７】
【数３】
【数４】
【０００８】上記の式からΣk=0 3２i ｙk i の値はｙk
i の可能なすべての場合に対し予めΣk=0 3 ｙk i の値
を求めてＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
に記憶させておけば容易に求めることができる。
i の可能なすべての場合に対し予めΣk=0 3 ｙk i の値
を求めてＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
に記憶させておけば容易に求めることができる。
【０００９】このような部分和（Ｐａｒｔｉａｌ Ｓｕ
ｍ）を継続して加えると最終的に望むＸの値を求めるこ
とができる。
ｍ）を継続して加えると最終的に望むＸの値を求めるこ
とができる。
【００１０】図１は上記説明した方法を具現する回路の
一例を示すものである。
一例を示すものである。
【００１１】図１における通り、ＲＯＭ（１０）と累算
器（ａｃｃｕｍｕｌａｔｏｒ）（２０）が連結されてい
るものＲＡＣ（ＲＯＭ ａｎｄ Ａｃｃｕｍｕｌａｔｏ
ｒｉｎ Ｃａｓｃａｄｅ）といい、分散算術処理方式の
基本となる要素である。
器（ａｃｃｕｍｕｌａｔｏｒ）（２０）が連結されてい
るものＲＡＣ（ＲＯＭ ａｎｄ Ａｃｃｕｍｕｌａｔｏ
ｒｉｎ Ｃａｓｃａｄｅ）といい、分散算術処理方式の
基本となる要素である。
【００１２】図１において参照符号２０ａは加算器（Ａ
ｄｄｅｒ）で、符号２０ｂで示したのは並列レジスタ
（Ｐａｒａｌｌｅｌ ｒｅｇｉｓｔｅｒ）である。
ｄｄｅｒ）で、符号２０ｂで示したのは並列レジスタ
（Ｐａｒａｌｌｅｌ ｒｅｇｉｓｔｅｒ）である。
【００１３】Ｎ個の入力を有する一次元ＤＣＴは次のよ
うな式で表示される。次の式（５）は正方向ＤＣＴ（Ｆ
ｏｕｒｗａｒｄ ＤＣＴ）を表示し、式（６）は逆方向
ＤＣＴ（Ｉｎｖｅｒｓｅ ＤＣＴ）を表示する。
うな式で表示される。次の式（５）は正方向ＤＣＴ（Ｆ
ｏｕｒｗａｒｄ ＤＣＴ）を表示し、式（６）は逆方向
ＤＣＴ（Ｉｎｖｅｒｓｅ ＤＣＴ）を表示する。
【００１４】
【数５】
【数６】
【００１５】分散算術処理方式をＤＣＴの具現に利用し
たのはベルコア（Ｂｅｌｌｃｏｒｅ）のＭ−Ｔ Ｓｕｎ
が初めてである。
たのはベルコア（Ｂｅｌｌｃｏｒｅ）のＭ−Ｔ Ｓｕｎ
が初めてである。
【００１６】Ｍ−Ｔ Ｓｕｎは１６ポイントＤＣＴを分
散算術処理を利用して具現した。図２にＭ−Ｔ Ｓｕｎ
の分散算術処理を利用した１６ポイントＤＣＴの回路が
図示されている（Ｍ−Ｔ Ｓｕｎ，Ｔ−Ｃ Ｃｈｅｎ
ａｎｄ Ａ． Ｍ．Ｃｏｔｔｉｅｂ，“ＶＬＳＩ Ｉｍ
ｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ １６×１６Ｄｉ
ｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｆｏｒｍ”，Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕ
ｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ．３６，Ｎ
ｏ．４，ｐｐ．６１０〜６１７，Ａｐｒｉｌ １９８９
およびＭ−ＬＬｉｏｓ ａｎｄ Ｍ−Ｔ Ｓｕｎ，”Ｔ
ｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ Ｐｒｏｃｅｓｓｏ
ｒ”，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐａｔｅｎｔ，Ｐ
ａｔｅｎｔ Ｎｕｍｂｅｒ４，７９１，５９８参照）
散算術処理を利用して具現した。図２にＭ−Ｔ Ｓｕｎ
の分散算術処理を利用した１６ポイントＤＣＴの回路が
図示されている（Ｍ−Ｔ Ｓｕｎ，Ｔ−Ｃ Ｃｈｅｎ
ａｎｄ Ａ． Ｍ．Ｃｏｔｔｉｅｂ，“ＶＬＳＩ Ｉｍ
ｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ １６×１６Ｄｉ
ｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｆｏｒｍ”，Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕ
ｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ．３６，Ｎ
ｏ．４，ｐｐ．６１０〜６１７，Ａｐｒｉｌ １９８９
およびＭ−ＬＬｉｏｓ ａｎｄ Ｍ−Ｔ Ｓｕｎ，”Ｔ
ｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ Ｐｒｏｃｅｓｓｏ
ｒ”，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐａｔｅｎｔ，Ｐ
ａｔｅｎｔ Ｎｕｍｂｅｒ４，７９１，５９８参照）
【００１７】図２においてＲＡＣ（１）ないしＲＡＣ
（１６）が分散算術処理を利用したＲＯＭと累算器から
なるＲＡＣモジュール（ｍｏｄｕｌｅ）である。
（１６）が分散算術処理を利用したＲＯＭと累算器から
なるＲＡＣモジュール（ｍｏｄｕｌｅ）である。
【００１８】このようなＲＡＣは分散算術処理を利用し
た回路の基本要素であり、設計時に回路素子数が多く必
要な要素である。したがって、分散算術処理を利用した
回路を構成するときにはＲＡＣの数を減らすこととＲＡ
Ｃに用いられるＲＯＭの大きさを減らすことがＤＣＴの
具現に必要な回路素子数および複雑度を減らすことと直
結される。
た回路の基本要素であり、設計時に回路素子数が多く必
要な要素である。したがって、分散算術処理を利用した
回路を構成するときにはＲＡＣの数を減らすこととＲＡ
Ｃに用いられるＲＯＭの大きさを減らすことがＤＣＴの
具現に必要な回路素子数および複雑度を減らすことと直
結される。
【００１９】
【発明が解決しようとする課題】図２に示す回路は正方
向ＤＣＴを具現することにのみ用いることができ、逆方
向ＤＣＴを具現することには用いることができない。
向ＤＣＴを具現することにのみ用いることができ、逆方
向ＤＣＴを具現することには用いることができない。
【００２０】これは逆方向ＤＣＴの式と正方向ＤＣＴの
式が異なるので、ＲＡＣに用いられるＲＯＭの内容が異
なるからである。そして、図２に示す回路を変更して逆
方向ＤＣＴにも適用できるようにするためには、別に８
個のＲＡＣモジュールがさらに必要になるため、全体で
２４個のＲＡＣモジュールを用いなければ正方向および
逆方向ＤＣＴを遂行できる回路を作ることができない。
式が異なるので、ＲＡＣに用いられるＲＯＭの内容が異
なるからである。そして、図２に示す回路を変更して逆
方向ＤＣＴにも適用できるようにするためには、別に８
個のＲＡＣモジュールがさらに必要になるため、全体で
２４個のＲＡＣモジュールを用いなければ正方向および
逆方向ＤＣＴを遂行できる回路を作ることができない。
【００２１】一般に従来の方法では正方向および逆方向
のＤＣＴを具現するためには正方向もしくは逆方向だけ
のＤＣＴより３／２倍のＲＡＣを必要とする。
のＤＣＴを具現するためには正方向もしくは逆方向だけ
のＤＣＴより３／２倍のＲＡＣを必要とする。
【００２２】図２に示す回路で正方向と逆方向のＤＣＴ
をすべて遂行するようにすると１２個のＲＡＣモジュー
ルが必要となる。この場合、正方向ＤＣＴだけを遂行で
きるようにすると４個のＲＡＣがさらに必要であり、全
体で１２個のＲＡＣが必要になる。各クロック毎に結果
を作り出す実時間（ｒｅａｌ ｔｉｍｅ）８ポイント正
方向および逆方向ＤＣＴに適用する場合には、入出力と
内部値が１６ビットであると仮定すれば、１つのＲＡＣ
モジュールの内に２つのＲＯＭと２つの加算器が必要と
なる。これは、ＤＣＴ回路の内にデータの経路（ｐａｔ
ｈ）が８個のみであるため１つの経路がクロック毎に２
ビットを処理しなければならないので、２つのＲＯＭを
必要とするためである。
をすべて遂行するようにすると１２個のＲＡＣモジュー
ルが必要となる。この場合、正方向ＤＣＴだけを遂行で
きるようにすると４個のＲＡＣがさらに必要であり、全
体で１２個のＲＡＣが必要になる。各クロック毎に結果
を作り出す実時間（ｒｅａｌ ｔｉｍｅ）８ポイント正
方向および逆方向ＤＣＴに適用する場合には、入出力と
内部値が１６ビットであると仮定すれば、１つのＲＡＣ
モジュールの内に２つのＲＯＭと２つの加算器が必要と
なる。これは、ＤＣＴ回路の内にデータの経路（ｐａｔ
ｈ）が８個のみであるため１つの経路がクロック毎に２
ビットを処理しなければならないので、２つのＲＯＭを
必要とするためである。
【００２３】この場合、正方向ＤＣＴのみを遂行するた
めには１６個のＲＡＣが必要であり、逆方向ＤＣＴも遂
行できるようにするためには、さらに８個のＲＡＣが必
要であるため、全体で２４個のＲＡＣが必要になる。
めには１６個のＲＡＣが必要であり、逆方向ＤＣＴも遂
行できるようにするためには、さらに８個のＲＡＣが必
要であるため、全体で２４個のＲＡＣが必要になる。
【００２４】このように、上記の如き従来の場合は、機
能拡張に伴う素子の所要数が大いに増加し、回路構成が
複雑であるため、その具現が非常に難しいという問題点
を内包していた。
能拡張に伴う素子の所要数が大いに増加し、回路構成が
複雑であるため、その具現が非常に難しいという問題点
を内包していた。
【００２５】したがって、本発明は上記の諸般問題点を
効率的に解決するために案出したものであって、実時間
に映像信号等を周波数信号に変換できる余弦変換（ＤＣ
Ｔ）を分散算術処理方式を利用して具現するにおいて、
従来の場合よりＲＡＣの数およびＲＯＭの大きさを著し
く減らすことにより、より経済的に製作できる離散余弦
変換回路を提供することにその目的がある。
効率的に解決するために案出したものであって、実時間
に映像信号等を周波数信号に変換できる余弦変換（ＤＣ
Ｔ）を分散算術処理方式を利用して具現するにおいて、
従来の場合よりＲＡＣの数およびＲＯＭの大きさを著し
く減らすことにより、より経済的に製作できる離散余弦
変換回路を提供することにその目的がある。
【００２６】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ｎ（ｎは整数）個の段（ｓｔａｇｅ）で
構成され、各段は２n ，２n-1 ，…，２1 個の入出力段
を有するシャフル回路を含み、ｎ番目の段は、２n-2 個
の入出力段を有し、分散算術処理によるＤＣＴ処理のた
めの第１ＲＡＣと、２n-1 個の入出力段を有する第２Ｒ
ＡＣとを含む離散余弦変換回路において、上記各段に構
成される上記シャフル回路の入力段と連結され、正方向
処理および逆方向処理によって上記各段から出力される
情報の伝達経路を変更させる経路切換え手段と、上記第
１ＲＡＣおよび上記第２ＲＡＣの入力段とそれぞれ連結
され、上記正方向処理および上記逆報告処理によって情
報を選択して上記第１ＲＡＡＣおよび上記第２ＲＡＣに
それぞれ提供する第１選択手段および第２選択手段とを
含むことを特徴とする。
成するために、ｎ（ｎは整数）個の段（ｓｔａｇｅ）で
構成され、各段は２n ，２n-1 ，…，２1 個の入出力段
を有するシャフル回路を含み、ｎ番目の段は、２n-2 個
の入出力段を有し、分散算術処理によるＤＣＴ処理のた
めの第１ＲＡＣと、２n-1 個の入出力段を有する第２Ｒ
ＡＣとを含む離散余弦変換回路において、上記各段に構
成される上記シャフル回路の入力段と連結され、正方向
処理および逆方向処理によって上記各段から出力される
情報の伝達経路を変更させる経路切換え手段と、上記第
１ＲＡＣおよび上記第２ＲＡＣの入力段とそれぞれ連結
され、上記正方向処理および上記逆報告処理によって情
報を選択して上記第１ＲＡＡＣおよび上記第２ＲＡＣに
それぞれ提供する第１選択手段および第２選択手段とを
含むことを特徴とする。
【００２７】
【実施例】以下、添付した図３ないし図７の図面を参照
して本発明の実施例を詳細に説明する。
して本発明の実施例を詳細に説明する。
【００２８】本明細書においては、１６ビットの２の補
数（２’ｓ ｃｏｍｐｌｅｍｅｎｔ）で表示された入出
力について各クロック毎に結果を出す実時間正方向／逆
方向８ポイントＤＣＴを、その一実施例を挙げて詳細に
説明する。
数（２’ｓ ｃｏｍｐｌｅｍｅｎｔ）で表示された入出
力について各クロック毎に結果を出す実時間正方向／逆
方向８ポイントＤＣＴを、その一実施例を挙げて詳細に
説明する。
【００２９】先ず、８個の入力を有する正方向ＤＣＴ
は、次のような２つの式で表示することができる。
は、次のような２つの式で表示することができる。
【００３０】
【数７】
【数８】
【００３１】そして、上記の式（７）は下記の式に変換
することができる。
することができる。
【数９】
【００３２】すなわち、正方向ＤＣＴは下記の３つの式
で表示される。
で表示される。
【数１０】
【数１１】
【数１２】 上記の式（１０），（１１），（１２）を具現する一実
施例の回路が図３に示されている。
施例の回路が図３に示されている。
【００３３】入出力ｘ，ｙは１６ビットの２の補数
（２’ｓ Ｃｏｍｐｌｅｍｅｎｔ）値で表示されてい
る。各クロック毎に各入力は２ビットの情報を受け入れ
る。ここに示す正方向のＤＣＴ回路は３つの段（ｓｔａ
ｇｅ）で構成されている。
（２’ｓ Ｃｏｍｐｌｅｍｅｎｔ）値で表示されてい
る。各クロック毎に各入力は２ビットの情報を受け入れ
る。ここに示す正方向のＤＣＴ回路は３つの段（ｓｔａ
ｇｅ）で構成されている。
【００３４】図３においてＵ１は２つの２ビット入力を
加えて１つの２ビット出力を作る２ビット加算器（ａｄ
ｄｅｒ）であり、Ｕ２は２つの２ビット入力を受けて上
記の入力を受けて上の入力から下の入力を引いた結果で
１つの２ビット出力を作る２ビット減算器（ｓｕｂｔｒ
ａｃｔｏｒ）である。第１段（ｓｔａｇｅ１）、第２段
（ｓｔａｇｅ２）および第３段（ｓｔａｇｅ３）に分散
されている加算器（Ｕ１）と減算器（Ｕ２）は、上記の
式（１０），（１１），（１２）の右辺に示す入力の加
減算を遂行する。
加えて１つの２ビット出力を作る２ビット加算器（ａｄ
ｄｅｒ）であり、Ｕ２は２つの２ビット入力を受けて上
記の入力を受けて上の入力から下の入力を引いた結果で
１つの２ビット出力を作る２ビット減算器（ｓｕｂｔｒ
ａｃｔｏｒ）である。第１段（ｓｔａｇｅ１）、第２段
（ｓｔａｇｅ２）および第３段（ｓｔａｇｅ３）に分散
されている加算器（Ｕ１）と減算器（Ｕ２）は、上記の
式（１０），（１１），（１２）の右辺に示す入力の加
減算を遂行する。
【００３５】第１段に示す通り、全ての入力が１つの加
算器と１つの減算器に連結される回路をシャフル（ｓｈ
ｕｆｆｌｅ）回路という。
算器と１つの減算器に連結される回路をシャフル（ｓｈ
ｕｆｆｌｅ）回路という。
【００３６】第１段はそれぞれ８個の入出力を有するシ
ャフル回路であり、第２段はそれぞれ４個の入出力を有
するシャフル回路である。さらに、第３段はそれぞれ２
つの入出力を有するシャフル回路である。第３段の乗算
器（Ｕ３）は上記の式（１０）に出てくる掛け算ｃｏｓ
４θ機能を遂行する。
ャフル回路であり、第２段はそれぞれ４個の入出力を有
するシャフル回路である。さらに、第３段はそれぞれ２
つの入出力を有するシャフル回路である。第３段の乗算
器（Ｕ３）は上記の式（１０）に出てくる掛け算ｃｏｓ
４θ機能を遂行する。
【００３７】ＤＣＴを具現する方法によりＤＣＴ入出力
全体に√２を掛けたり割ることにより、乗算器（Ｕ３）
を用いなくてもできるので、実際回路具現には殆ど用い
られない。
全体に√２を掛けたり割ることにより、乗算器（Ｕ３）
を用いなくてもできるので、実際回路具現には殆ど用い
られない。
【００３８】Ｕ４は２つの２ビット入力を受けて２つの
２ビット出力を作るＲＡＣである。ＲＡＣ（Ｕ４）は式
（１１）に出てくる行列掛け算（ｍａｔｒｉｘ ｍｕｌ
ｔｉｐｌｉｃａｔｉｏｎ）を遂行する。Ｕ５は４個の２
ビット入力を受けて４個の２ビット出力を作るＲＡＣで
ある、ＲＡＣ（Ｕ５）は式（１２）に出てくる行より掛
け算を遂行する。
２ビット出力を作るＲＡＣである。ＲＡＣ（Ｕ４）は式
（１１）に出てくる行列掛け算（ｍａｔｒｉｘ ｍｕｌ
ｔｉｐｌｉｃａｔｉｏｎ）を遂行する。Ｕ５は４個の２
ビット入力を受けて４個の２ビット出力を作るＲＡＣで
ある、ＲＡＣ（Ｕ５）は式（１２）に出てくる行より掛
け算を遂行する。
【００３９】２ＲＡＣ（Ｕ４）と４ＲＡＣ（Ｕ５）の詳
細な内容は次に説明する。２ＲＡＣ（Ｕ４）の一実施例
の詳細回路が図５に示されている。Ｕ６は２つの入力ア
ドレスを有するＲＯＭである。各アドレスには１６ビッ
トのデータがある。ＲＯＭの内容は上記式（１１）の行
列によって決定される。
細な内容は次に説明する。２ＲＡＣ（Ｕ４）の一実施例
の詳細回路が図５に示されている。Ｕ６は２つの入力ア
ドレスを有するＲＯＭである。各アドレスには１６ビッ
トのデータがある。ＲＯＭの内容は上記式（１１）の行
列によって決定される。
【００４０】Ｕ７は２つの入力を有する並列加算／減算
器である。並列加算／減算器（Ｕ７）は通常は加算器の
役割を果たすが８番目のクロックでは減算器の役割をす
る。Ｕ８は加算器であり、Ｕ９は並列レジスター（ｐａ
ｒａｌｌｅｌ ｒｅｇｉｓｔｅｒ）である。Ｕ１０は並
列入力を２ビット順次出力に変換する。
器である。並列加算／減算器（Ｕ７）は通常は加算器の
役割を果たすが８番目のクロックでは減算器の役割をす
る。Ｕ８は加算器であり、Ｕ９は並列レジスター（ｐａ
ｒａｌｌｅｌ ｒｅｇｉｓｔｅｒ）である。Ｕ１０は並
列入力を２ビット順次出力に変換する。
【００４１】４ＲＡＣ（図３のＵ５）の一実施例の詳細
回路が図６に示されている。４ＲＡＣ（Ｕ５）の動作と
構造は入力数と出力数を除き２ＲＡＣ（Ｕ４）と同一で
ある。４ＲＡＣ（Ｕ５）のＲＯＭの内容は式（１１）の
行列によって決定される。８個の入力を有する逆方向Ｄ
ＣＴは、次のような２つの式で表示することができる。
回路が図６に示されている。４ＲＡＣ（Ｕ５）の動作と
構造は入力数と出力数を除き２ＲＡＣ（Ｕ４）と同一で
ある。４ＲＡＣ（Ｕ５）のＲＯＭの内容は式（１１）の
行列によって決定される。８個の入力を有する逆方向Ｄ
ＣＴは、次のような２つの式で表示することができる。
【００４２】
【数１３】
【数１４】
【００４３】上記の式で式（１３）は下記の式へ変換で
きる。
きる。
【数１５】
【００４４】即ち、逆方向ＤＣＴは下記の式で表示され
る。
る。
【数１６】
【数１７】
【数１８】
【００４５】上記の式（１６），（１７），（１８）を
具現する一実施例の回路が図４に示されている。図３の
正方向ＤＣＴと同様に入出力ｘ，ｙは１６ビットの２の
補数（２’ｓ ｃｏｍｐｌｅｍｅｎｔ）値で表示されて
おり、各クロック毎に各入力は２ビットの情報を受け入
れる。ここに示す逆方向ＤＣＴ回路も図３の正方向ＤＣ
Ｔのように３つの段（ｓｔａｇｅ）で構成されている。
図４においてＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５の構造と動
作は前述の図３のＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５の構造
および動作と同一である。
具現する一実施例の回路が図４に示されている。図３の
正方向ＤＣＴと同様に入出力ｘ，ｙは１６ビットの２の
補数（２’ｓ ｃｏｍｐｌｅｍｅｎｔ）値で表示されて
おり、各クロック毎に各入力は２ビットの情報を受け入
れる。ここに示す逆方向ＤＣＴ回路も図３の正方向ＤＣ
Ｔのように３つの段（ｓｔａｇｅ）で構成されている。
図４においてＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５の構造と動
作は前述の図３のＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５の構造
および動作と同一である。
【００４６】ここで、ＲＡＣ（Ｕ４）のＲＯＭの内容は
上記式（１７）の行列により決定され、ＲＡＣ（Ｕ５）
のＲＯＭの内容は上記式（１８）の行列により決定され
る。そして、前述の式（１０），（１１），（１２）を
上記式（１６），（１７），（１８）と比較すると、行
列掛け算に用いられる行列が同一であることが分かる。
即ち、図３の正方向ＤＣＴと図４の逆方向ＤＣＴに用い
られるＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５は構造と動作が同
じであるのみならず、ＲＯＭの内容も同一である。
上記式（１７）の行列により決定され、ＲＡＣ（Ｕ５）
のＲＯＭの内容は上記式（１８）の行列により決定され
る。そして、前述の式（１０），（１１），（１２）を
上記式（１６），（１７），（１８）と比較すると、行
列掛け算に用いられる行列が同一であることが分かる。
即ち、図３の正方向ＤＣＴと図４の逆方向ＤＣＴに用い
られるＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５は構造と動作が同
じであるのみならず、ＲＯＭの内容も同一である。
【００４７】これを利用して正方向および逆方向ＤＣＴ
を全て遂行するＤＣＴ処理器（ｐｒｏｃｅｓｓｏｒ）を
具現することができる。即ち、図３に出てくる第１段、
第２段および第３段の入出力にマルチプレキサー（ｍｕ
ｌｔｉｐｌｅｘｅｒ）を利用すると、図３と図４の機能
を全て遂行する正方向／逆方向ＤＣＴを具現することが
できる。
を全て遂行するＤＣＴ処理器（ｐｒｏｃｅｓｓｏｒ）を
具現することができる。即ち、図３に出てくる第１段、
第２段および第３段の入出力にマルチプレキサー（ｍｕ
ｌｔｉｐｌｅｘｅｒ）を利用すると、図３と図４の機能
を全て遂行する正方向／逆方向ＤＣＴを具現することが
できる。
【００４８】図７は本発明の望ましき一実施例による正
方向／逆方向ＤＣＴ回路の構成を示す。本発明のＤＣＴ
回路は、図３の正方向ＤＣＴ回路にマルチプレキサーを
設けて、図４のような逆方向ＤＣＴも遂行できるように
作ったものである。本発明によるＤＣＴ回路は、図４の
逆方向ＤＣＴにマルチプレキサーを設けて、図３のよう
な正方向ＤＣＴ回路も遂行させることによっても得られ
る。
方向／逆方向ＤＣＴ回路の構成を示す。本発明のＤＣＴ
回路は、図３の正方向ＤＣＴ回路にマルチプレキサーを
設けて、図４のような逆方向ＤＣＴも遂行できるように
作ったものである。本発明によるＤＣＴ回路は、図４の
逆方向ＤＣＴにマルチプレキサーを設けて、図３のよう
な正方向ＤＣＴ回路も遂行させることによっても得られ
る。
【００４９】図７において構成要素Ｕ１〜Ｕ５は図３の
構成要素Ｕ１〜Ｕ５や図４の構成要素Ｕ４，Ｕ５のＲＯ
Ｍの内容と同一である。
構成要素Ｕ１〜Ｕ５や図４の構成要素Ｕ４，Ｕ５のＲＯ
Ｍの内容と同一である。
【００５０】Ｕ１１は２つの入力と１つの出力を有する
マルチプレキサーである。マルチプレキサー（Ｕ１１）
は正方向ＤＣＴを遂行するときには上記入力を出力とし
て送り出し、逆方向ＤＣＴを遂行するときには下記入力
を出力として送り出す。
マルチプレキサーである。マルチプレキサー（Ｕ１１）
は正方向ＤＣＴを遂行するときには上記入力を出力とし
て送り出し、逆方向ＤＣＴを遂行するときには下記入力
を出力として送り出す。
【００５１】図７において信号の流れは次の通りであ
る。
る。
【００５２】１．正方向ＤＣＴ遂行時：
【００５３】（ａ）画像信号Ｘ0 〜Ｘ7 が第１段に入力
されて第１段の出力であるＳ１ＯＵＴ０からＳ１ＯＵＴ
７へ出力される。 （ｂ）第１段の出力であるＳ１ＯＵＴ０からＳ１ＯＵＴ
３が第２段に入力されて、第２段の出力であるＳ２ＯＵ
Ｔ０からＳ２ＯＵＴ３へ出力される。 （ｃ）第２段の出力であるＳ２ＯＵＴ０からＳ２ＯＵＴ
３が第３段に入力されて、第３段の出力であるＳ２ＯＵ
Ｔ０からＳ３ＯＵＴ３へ出力される。
されて第１段の出力であるＳ１ＯＵＴ０からＳ１ＯＵＴ
７へ出力される。 （ｂ）第１段の出力であるＳ１ＯＵＴ０からＳ１ＯＵＴ
３が第２段に入力されて、第２段の出力であるＳ２ＯＵ
Ｔ０からＳ２ＯＵＴ３へ出力される。 （ｃ）第２段の出力であるＳ２ＯＵＴ０からＳ２ＯＵＴ
３が第３段に入力されて、第３段の出力であるＳ２ＯＵ
Ｔ０からＳ３ＯＵＴ３へ出力される。
【００５４】さらに、第１段の出力であるＳ１ＯＵＴ４
からＳ１ＯＵＴ７が第３段に入力されて、第３段の出力
であるＳ３ＯＵＴ４からＳ３ＯＵＴ７へ出力される。
からＳ１ＯＵＴ７が第３段に入力されて、第３段の出力
であるＳ３ＯＵＴ４からＳ３ＯＵＴ７へ出力される。
【００５５】このとき、第３段の出力であるＳ３ＯＵＴ
０からＳ３ＯＵＴ７は正方向ＤＣＴの出力である周波数
信号ｙ0 〜ｙ7 と同一である。
０からＳ３ＯＵＴ７は正方向ＤＣＴの出力である周波数
信号ｙ0 〜ｙ7 と同一である。
【００５６】２．逆方向ＤＣＴ遂行時：
【００５７】（ａ）周波数信号ｙ0 〜ｙ7 が第３段に入
力されて、第３段の出力であるＳ３ＯＵＴ０からＳ３Ｏ
ＵＴ７へ出力される。 （ｂ）第３段の出力であるＳ３ＯＵＴ０からＳ３ＯＵＴ
３が第２段に出力されて、第２段の出力であるＳ３ＯＵ
Ｔ０からＳ３ＯＵＴ３へ出力される。 （ｃ）第２段の出力であるＳ３ＯＵＴ０かＳ２ＯＵＴ３
が第１段に入力されて、第１段の出力であるＳ１ＯＵＴ
０からＳ１ＯＵＴ３へ出力される。
力されて、第３段の出力であるＳ３ＯＵＴ０からＳ３Ｏ
ＵＴ７へ出力される。 （ｂ）第３段の出力であるＳ３ＯＵＴ０からＳ３ＯＵＴ
３が第２段に出力されて、第２段の出力であるＳ３ＯＵ
Ｔ０からＳ３ＯＵＴ３へ出力される。 （ｃ）第２段の出力であるＳ３ＯＵＴ０かＳ２ＯＵＴ３
が第１段に入力されて、第１段の出力であるＳ１ＯＵＴ
０からＳ１ＯＵＴ３へ出力される。
【００５８】さらに、第３段の出力であるＳ３ＯＵＴ４
からＳ３ＯＵＴ７が第１段に入力されて、第１段の出力
であるＳ１ＯＵＴ４からＳ１ＯＵＴ７へ出力される。
からＳ３ＯＵＴ７が第１段に入力されて、第１段の出力
であるＳ１ＯＵＴ４からＳ１ＯＵＴ７へ出力される。
【００５９】このとき、第１段の出力であるＳ１ＯＵＴ
０からＳ１ＯＵＴ７は逆方向ＤＣＴの出力である画像信
号Ｘ0 〜Ｘ7 と同一である。
０からＳ１ＯＵＴ７は逆方向ＤＣＴの出力である画像信
号Ｘ0 〜Ｘ7 と同一である。
【００６０】
【発明の効果】以上のような本発明は、２n 個の入力を
有する全ての正方向／逆方向ＤＣＴに拡張適用できるも
のであって、その効果は次の通りである。
有する全ての正方向／逆方向ＤＣＴに拡張適用できるも
のであって、その効果は次の通りである。
【００６１】第１に、正方向／逆方向ＤＣＴ、正方向Ｄ
ＣＴおよび逆方向ＤＣＴを構成するときシャフル段（ｓ
ｈｕｆｆｌｅ ｓｔａｇｅ）を１つのみ用いる既存の分
散算術処理方式に比べＲＡＣ（ＲＯＭ ａｎｄ Ａｃｃ
ｕｍｕｌａｔｏｒ ｉｎ Ｃａｓｃａｄｅ）の数を１／
３以上減らすことができる。
ＣＴおよび逆方向ＤＣＴを構成するときシャフル段（ｓ
ｈｕｆｆｌｅ ｓｔａｇｅ）を１つのみ用いる既存の分
散算術処理方式に比べＲＡＣ（ＲＯＭ ａｎｄ Ａｃｃ
ｕｍｕｌａｔｏｒ ｉｎ Ｃａｓｃａｄｅ）の数を１／
３以上減らすことができる。
【００６２】即ち、８ポイント実時間正方向／逆方向Ｄ
ＣＴを構成するときの場合、既存の方式は２４個のＲＡ
Ｃモジュールを必要とするのに対し、本発明の場合は１
２個のＲＡＣモジュールのみを必要とする。
ＣＴを構成するときの場合、既存の方式は２４個のＲＡ
Ｃモジュールを必要とするのに対し、本発明の場合は１
２個のＲＡＣモジュールのみを必要とする。
【００６３】第２に、正方向／逆方向ＤＣＴ、正方向Ｄ
ＣＴおよび逆方向ＤＣＴを構成するときシャフル段を１
つのみ用いる既存の分散算術処理方式に比べてＲＡＣに
用いられるＲＯＭの大きさを減らすことができる。
ＣＴおよび逆方向ＤＣＴを構成するときシャフル段を１
つのみ用いる既存の分散算術処理方式に比べてＲＡＣに
用いられるＲＯＭの大きさを減らすことができる。
【００６４】即ち、８ポイント実時間正方向／逆方向Ｄ
ＣＴを構成するときの場合、既存の方式に用いられるＲ
ＯＭは全て４個の入力アドレスを必要とするのに対し、
本発明に用いられるＲＯＭのうち４個は２つの入力アド
レスのみを必要とする。
ＣＴを構成するときの場合、既存の方式に用いられるＲ
ＯＭは全て４個の入力アドレスを必要とするのに対し、
本発明に用いられるＲＯＭのうち４個は２つの入力アド
レスのみを必要とする。
【図１】ＲＯＭと累算器を含むＲＡＣの連結状態を示す
概略図。
概略図。
【図２】Ｍ−Ｔ Ｓｕｎによる従来の分散算術処置を利
用した１６ポイントＤＣＴの回路図。
用した１６ポイントＤＣＴの回路図。
【図３】本発明による８ポイント正方向ＤＣＴ回路の一
実施例を示す図。
実施例を示す図。
【図４】本発明による８ポイント逆方向ＤＣＴ回路の一
実施例を示す図。
実施例を示す図。
【図５】上記図３および図４に採用された２入力ＲＡＣ
（Ｕ４）の一実施例の構成を示す詳細回路図。
（Ｕ４）の一実施例の構成を示す詳細回路図。
【図６】上記図３および図４に採用された４入力ＲＡＣ
（Ｕ５）の一実施例の構成を示す詳細回路図。
（Ｕ５）の一実施例の構成を示す詳細回路図。
【図７】本発明の望ましき一実施例の８ポイント正方向
／逆方向ＤＣＴ回路の構成図。
／逆方向ＤＣＴ回路の構成図。
Ｕ１ 加算器 Ｕ２ 減算器 Ｕ３ 乗算器 Ｕ４ ２入出力ＲＡＣ Ｕ５ ４入出力ＲＡＣ Ｕ１１ マルチプレキサー
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 電子情報通信学会技術研究報告 ＶＯ Ｌ．85，ＮＯ．16 Ｐ．23−30 1985 末広直樹、羽島光俊「離散フーリエ変換 と離散コサイン変換の高速計算アルゴリ ズム」 ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒ ｃｕｉｔｓ Ｓｙｓｔ．1991 Ｖｏｌ. ５Ｐ．2649−2652Ｊａ−Ｌｉｎｇ Ｗ ｕ，Ｗｅｉ−Ｊｏｕ Ｄｕｈ「Ｆｅａｔ ｕｒｅ Ｅｘｔｒａｃｔｉｏｎ Ｃａｐ ａｂｉｌｉｔｙ ｏｆ Ｓｏｍｅ Ｄｉ ｓｃｒｅｔｅ Ｔｒａｎｓｆｏｒｍｓ」 ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒ ｃｕｉｔｓ Ｓｙｓｔ．Ｓ．Ｋ．Ｔａｎ ｇ，Ｓ．Ｃ．Ｃｈａｎ，Ｋ．Ｌ．Ｈｏ ａｎｄ Ｆ．Ｋ．Ｌａｍ「Ｉｍｐｌｅｍ ｅｍｔａｔｉｏｎ ｏｆ Ｆａｓｔ Ｃ ｏｓｉｎｅ Ｔｒａｎｓ ｆｏｒｍ ｏ ｎ ｔｈｅ Ｍｏｔｏｒｏｌａ ＤＳＰ 96002 Ｄｉｇｉｔａｌ Ｓｉｇｎａ ｌ Ｐｒｏｃｅｓｓｏｒ
Claims (5)
- 【請求項１】 ｎ（ｎは整数）個の段で構成され、各段
は２n ，２n-1 ，…，２1 個の入出力段を有するシャフ
ル回路を含み、ｎ番目の段は、２n-2 個の入出力段を有
し、分散算術処理によるＤＣＴ処理のための第１ＲＡＣ
と、２n-1 個の入出力段を有する第２ＲＡＣとを含む離
散余弦変換回路において、 上記各段に構成されるシャフル回路の入力段と連結さ
れ、正方向処理および逆方向処理によって上記各段から
出力される情報の伝達経路を変更させる経路切換え手段
と、 上記第１ＲＡＣおよび上記第２ＲＡＣの入力段とそれぞ
れ連絡され、上記正方向処理および上記逆方向処理によ
って情報を選択して、上記第１ＲＡＣおよび上記第２Ｒ
ＡＣにそれぞれ提供する第１選択手段および第２選択手
段とを含むことを特徴とする離散余弦変換回路。 - 【請求項２】 上記経路切換え手段は、上記各段の上記
シャフル回路の入力端個数と同一の数の２×１マルチプ
レキサーにより構成され、上記２×１マルチプレキサー
それぞれの出力は上記シャフル回路の各入力段と連結さ
れ、２つの入力段のうち１つはすぐ前段の上記シャフル
回路の各出力段と連結され、他の１つはすぐ後段の各出
力段と連結されることを特徴とする請求項１記載の離散
余弦変換回路。 - 【請求項３】 上記第１選択手段は、２n-2 個のマルチ
プレキサーにより構成され、上記マルチプレキサーそれ
ぞれは、上記正方向処理である場合には前段の出力を選
択して上記第１ＲＡＣに提供し、上記逆方向処理である
場合には、逆方向入力（ｙ）を選択して上記第１ＲＡＣ
に提供することを特徴とする請求項１記載の離散余弦変
換回路。 - 【請求項４】 上記第２選択手段は、２n-1 個の２×１
マルチプレキサーにより構成され、上記マルチプレキサ
ーそれぞれは、上記正方向処理である場合には前段の出
力を選択して上記第２ＲＡＣに提供し、上記逆方向処理
である場合には逆方向入力（ｙ）を選択して上記第２Ｒ
ＡＣに提供することを特徴とする請求項１記載の離散余
弦変換回路。 - 【請求項５】 上記正方向処理および上記逆方向処理時
に入出力に掛けまたは割る定数として１／√２を用いる
ことを特徴とする請求項１記載の離散余弦変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92P26634 | 1992-12-30 | ||
| KR1019920026634A KR950000386B1 (ko) | 1992-12-30 | 1992-12-30 | 이산여현 변환회로 |
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| Publication Number | Publication Date |
|---|---|
| JPH06243161A JPH06243161A (ja) | 1994-09-02 |
| JP2645213B2 true JP2645213B2 (ja) | 1997-08-25 |
Family
ID=19347781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352757A Expired - Fee Related JP2645213B2 (ja) | 1992-12-30 | 1993-12-29 | 離散余弦変換回路 |
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|---|---|
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| KR (1) | KR950000386B1 (ja) |
| DE (1) | DE4345029C2 (ja) |
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|---|---|---|---|---|
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| JP2997613B2 (ja) * | 1993-10-26 | 2000-01-11 | 株式会社東芝 | 離散コサイン変換装置 |
| TW284869B (ja) | 1994-05-27 | 1996-09-01 | Hitachi Ltd | |
| DE4442956C2 (de) * | 1994-12-02 | 2001-04-26 | Sican Gmbh | Schaltungsanordnung zur wahlweisen Berechnung sowohl einer DCT als auch einer IDCT |
| US5831881A (en) * | 1994-12-02 | 1998-11-03 | Sican Gmbh | Method and circuit for forward/inverse discrete cosine transform (DCT/IDCT) |
| US5623423A (en) * | 1994-12-12 | 1997-04-22 | Univ. Of Texas | Apparatus and method for video decoding |
| EP0720103A1 (en) * | 1994-12-29 | 1996-07-03 | Daewoo Electronics Co., Ltd | Two-dimensional inverse discrete cosine transform circuit |
| US5805482A (en) * | 1995-10-20 | 1998-09-08 | Matsushita Electric Corporation Of America | Inverse discrete cosine transform processor having optimum input structure |
| US5867601A (en) * | 1995-10-20 | 1999-02-02 | Matsushita Electric Corporation Of America | Inverse discrete cosine transform processor using parallel processing |
| US5801979A (en) * | 1995-10-20 | 1998-09-01 | Matsushita Electric Corporation Of America | Carry logic that produces a carry value from NLSBs for a ROM accumulator in an inverse discrete cosine transform processor |
| US5999958A (en) * | 1996-04-24 | 1999-12-07 | National Science Council | Device for computing discrete cosine transform and inverse discrete cosine transform |
| JP3547567B2 (ja) * | 1996-08-08 | 2004-07-28 | シャープ株式会社 | 離散コサイン変換器 |
| CN1147155C (zh) * | 1998-12-14 | 2004-04-21 | 松下电器产业株式会社 | Dct运算装置 |
| KR100465156B1 (ko) * | 2001-08-31 | 2005-01-13 | (주)씨앤에스 테크놀로지 | 분산산술처리방식의 ｄｃｔ/ｉｄｃｔ 연산기에 있어서연산오차 및 연산시간 감소방법 |
| KR100481067B1 (ko) * | 2001-09-28 | 2005-04-07 | 브이케이 주식회사 | 분산 산술 처리장치 및 그를 이용한 이차원 이산여현변환 처리장치 |
| US20040001106A1 (en) * | 2002-06-26 | 2004-01-01 | John Deutscher | System and process for creating an interactive presentation employing multi-media components |
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|---|---|---|---|---|
| US4829465A (en) * | 1986-06-19 | 1989-05-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | High speed cosine transform |
| US4760543A (en) * | 1986-11-10 | 1988-07-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Orthogonal transform processor |
| US4791598A (en) * | 1987-03-24 | 1988-12-13 | Bell Communications Research, Inc. | Two-dimensional discrete cosine transform processor |
| US5268853A (en) * | 1989-12-01 | 1993-12-07 | Ricoh Company, Ltd. | Orthogonal transformation processor for compressing information |
| JP2646778B2 (ja) * | 1990-01-17 | 1997-08-27 | 日本電気株式会社 | ディジタル信号処理装置 |
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| US5285402A (en) * | 1991-11-22 | 1994-02-08 | Intel Corporation | Multiplyless discrete cosine transform |
-
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- 1992-12-30 KR KR1019920026634A patent/KR950000386B1/ko not_active IP Right Cessation
-
1993
- 1993-12-29 JP JP5352757A patent/JP2645213B2/ja not_active Expired - Fee Related
- 1993-12-30 DE DE4345029A patent/DE4345029C2/de not_active Expired - Fee Related
- 1993-12-30 US US08/175,504 patent/US5357453A/en not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ Ｓｙｓｔ．１９９１ Ｖｏｌ．５Ｐ．２６４９−２６５２Ｊａ−Ｌｉｎｇ Ｗｕ，Ｗｅｉ−Ｊｏｕ Ｄｕｈ「Ｆｅａｔｕｒｅ Ｅｘｔｒａｃｔｉｏｎ Ｃａｐａｂｉｌｉｔｙ ｏｆ Ｓｏｍｅ Ｄｉｓｃｒｅｔｅ Ｔｒａｎｓｆｏｒｍｓ」 |
| ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ Ｓｙｓｔ．Ｓ．Ｋ．Ｔａｎｇ，Ｓ．Ｃ．Ｃｈａｎ，Ｋ．Ｌ．Ｈｏ ａｎｄ Ｆ．Ｋ．Ｌａｍ「Ｉｍｐｌｅｍｅｍｔａｔｉｏｎ ｏｆ Ｆａｓｔ Ｃｏｓｉｎｅ Ｔｒａｎｓ ｆｏｒｍ ｏｎ ｔｈｅ Ｍｏｔｏｒｏｌａ ＤＳＰ ９６００２ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ |
| 電子情報通信学会技術研究報告 ＶＯＬ．８５，ＮＯ．１６ Ｐ．２３−３０ １９８５ 末広直樹、羽島光俊「離散フーリエ変換と離散コサイン変換の高速計算アルゴリズム」 |
Also Published As
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| US5357453A (en) | 1994-10-18 |
| JPH06243161A (ja) | 1994-09-02 |
| KR940015787A (ko) | 1994-07-21 |
| DE4345029A1 (de) | 1994-07-07 |
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