JP3165687B2

JP3165687B2 - ディジタル信号処理装置

Info

Publication number: JP3165687B2
Application number: JP05487590A
Authority: JP
Inventors: 勝己 ▲榊▼原; 睦芹澤; 浩嗣小倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-08
Filing date: 1990-03-08
Publication date: 2001-05-14
Anticipated expiration: 2016-05-14
Also published as: JPH03257580A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、ディジタル信号処理装置に係り、特に複素
数演算を行なうディジタル信号処理装置のアーキテクチ
ャに関する。

（従来の技術）第11図に、従来のディジタル信号処理装置（DSP:Digi
tal Signal Processor）の一構成図を示す。

第11図において、処理が施されるデータは、データRA
M（Random Access Memory）１に書き込まれており、制
御部２からの信号に応じて、データバス３を介して読み
出され、信号処理が施された後、再びデータバス３を介
してデータRAM1に書き込まれる。例えばデータRAM1内の
３個の実数データA,B,Cを読み出し、Ａ＊Ｂ＋Ｃを演算
し、これをＤとしてデータRAM1に書き込む手順を以下に
説明する。

（１）実数データＡをデータRAM1から読み出し、データ
バス３を経由して、レジスタAR0に格納する。

（２）実数データＢをデータRAM1から読み出し、データ
バス３を経由して、レジスタAR1に格納する。

（３）レジスタAR0から実数データＡを読み出し、デー
タバス３を経由して、レジスタＴに格納する。

（４）レジスタAR1から実数データＢを読み出し、デー
タバス３を経由して、乗算器10に供給し、レジスタＴに
格納されている実数データＡと掛け合わされ、その結果
Ａ＊ＢをレジスタＰに格納する。

（５）実数データＣをデータRAM1から読み出し、データ
バス３を経由して、シフタ11に格納する。

（６）レジスタＰから乗算結果Ａ＊Ｂを読み出し、ALU
（Arithmetic Logic Unit）12を経由して、レジスタACC
に格納する。

（７）レジスタACCに格納されている乗算結果Ａ＊Ｂ
と、シフタ11に格納されているデータＣとを読み出し、
ALU12で加算された後、その結果を再びレジスタACCに格
納する。

（８）レジスタACCからデータＤ＝Ａ＊Ｂ＋Ｃを読み出
し、データバス３を経由して、データRAM1に格納する。

上記の例では、全てが実数演算であったが、データA,
B,Cが複素数の場合には、すなわち、ｊを虚数単位（ｊ
＝−１）とし、データA,BをＡ＝A1＋jA2 （A1,A2は実数）Ｂ＝B1＋jB2 （B1,B2は実数）とすれば、その乗算結果Ａ＊Ｂは、Ａ＊Ｂ＝（A1＋jA2）＊（B1＋jB2）＝（A1＊B1−A2＊B2）＋ｊ（A1＊B2＋A2＊B1）で与えられる。このため、複素数の乗算を行なうために
は、例えば、上記の演算手順を４回繰り返す必要があ
る。すなわち、 RAM →A1 RAM →B1 A1＊B1→RAM RAM →A2 RAM →B2 A2＊B2→RAM RAM →A1＊B1 RAM →A2＊B2 A1＊B1−A2＊B2→RAM RAM →A1 RAM →B2 A1＊B2→RAM RAM →A2 RAM →B1 A2＊B1→RAM RAM →A1＊B2 RAM →A2＊B1 A1＊B2＋A2＊B1→RAM の手順をとらなければならない。

複素数の乗算を１回の演算手順で行なうためには、乗
算器を複数個設け、並列的に利用すればよい。このよう
な複素演算装置の構成を第12図に示す。

第12図において、第１の複素数Ａの実数部A1は端子51
aより入力し、第１の複素数Ａの虚数部A2は端子51bより
入力し、第２の複素数Ｂの実数部B1は端子51cより入力
し、第２の複素数Ｂの虚数部B2は端子51dより入力す
る。第１の複素数Ａの実数部A1と第２の複素数Ｂの実数
部B1は乗算器52aで掛け合わされ第１の乗算結果として
乗算器52aより出力され、第１の複素数Ａの虚数部A2と
第２の複素数Ｂの虚数部B2は乗算器52bで掛け合わされ
第２の乗算結果として乗算器52bより出力され、第１の
複素数Ａの実数部A1と第２の複素数Ｂの虚数部B2は乗算
器52cで掛け合わされ第３の乗算結果として乗算器52cよ
り出力され、第１の複素数Ａの虚数部A2と第２の複素数
Ｂの実数部B1は乗算器52dで掛け合わされ第４の乗算結
果として乗算器52dより出力される。第１〜４の乗算結
果は、加算器53aおよび53bで、それぞれ加算される。す
なわち、第１の乗算結果と、補数器54によって符号反転
された第２の乗算結果は加算器53aで加算され、第３の
乗算結果と第４の乗算結果は加算器53bで加算される。
そして、加算器53aの加算結果は第３の複素数Ｅ＝Ａ＊
Ｂの実数部E1として端子55aより出力され、加算器3bの
加算結果は第３の複素数Ｅ＝Ａ＊Ｂの虚数部E2として端
子55bより出力される。

これを時間軸で表現したのが第13図である。第１の複
素数Ａと第２の複素数Ｂが、それぞれ、端子51a〜ｄか
ら時刻T1に入力し、時刻T2に４個の乗算器52a〜ｄから
第１〜４の乗算結果が出力され、時刻T3に補数器54の結
果が出力され、時刻T4に２個の加算器53a〜ｂの加算結
果が出力される。したがって、第１〜２の複素数が端子
51a〜ｄに入力されてから、第３の複素数Ｅが端子55a〜
ｂから出力されるまでに、演算時間としてT4−T1が必要
となる。

（発明が解決しようとする課題）上述したように、従来のディジタル信号処理装置は、
乗算器が１個の場合、複素数の演算をする時実数の演算
の４倍の時間がかかるため、複素数の高速演算には適し
ていなかった。

また、乗算器を４個備えている場合でも、例えば、第
１の複素数あるいは第２の複素数の少なくとも１個が虚
数部をもたない実数である場合、第１の複素数および第
２の複素数が共に複素数である場合と異なって、乗算結
果の加算が不必要となる。しかしながら、従来のディジ
タル信号処理装置では、入力された第１の複素数および
第２の複素数が、虚数部をもたない実数であるのか、虚
数部をもつ複素数であるのかを区別していないために、
第３の複素数を出力するまでには、常に補数器54および
加算器53a〜ｂでの演算を必要としている。このため
に、第１複素数あるいは第２複素数の少なくとも１個が
実数である場合であっても、本来は不必要である演算時
間が必須のものとなり、演算時間の遅延をもたらしてし
まう。

本発明のこの点に鑑みてなされたもので一連の複素数
の演算処理を高速に実効することのできるディジタル信
号処理装置を実現することを目的とするものである。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するために、本発明においては、第１
の複素数と第２の複素数とを入力し、その乗算結果を第
３の複素数として出力する複素乗算器と、複素乗算器の
第１の入力、および第１の記憶部に接続された第１のバ
スと、複素乗算器の第２の入力、および第２の記憶部に
接続された第２のバスと、複素乗算器の出力を入力と
し、これを累積加算して出力する累積加算部と、複素乗
算器の出力あるいは累積加算器の出力の一方を選択する
マルチプレクサと、マルチプレクサの出力を第１のバ
ス、あるいは第２のバスに送出するデマルチプレクサ
と、これら各部を制御する制御部とを備えたことを特徴
とするものである。

（作用）このように構成されたディジタル信号処理装置におい
ては、複素乗算器の２個の入力にそれぞれバスが設けら
れているので、第１及び第２の記憶部へのアクセス時間
を半分に短縮することができる。

さらに乗算結果又は加算結果を第１又は第２のバスの
うち任意の一方に出力し、第１又は第２の記憶部に記憶
させる事が可能なため、一連の演算処理を効率的に行な
う事が可能となる。

といった演算を行なう場合、第１の記憶部に格納された
〔x₁,x₂,x₃…x_m〕^Ｔと、第２のメモリに格納されたとの乗算結果〔p₁,p₂,……p_n〕^Ｔを第２の記憶部に拡納
し、それと第１のメモリに拡納された〔x₁,x₂…x_m〕の
共役複素数との乗算を行なえば良い。更に、このように
して得られたｒと、第２のメモリに拡納された〔c₁,c₂
…c_m〕というベクトルとの乗算を引き続き行なう場合に
は、ｒを第１の記憶部に拡納すべく、第１のバスへ送出
すれば良い。このように第1,第２のバスに書き込み可能
な第１及び第２の記憶部を設け、乗算又は加算結果をそ
の任意の一方に出力可能とする事で、一連の演算処理を
時間的むだを無く、効率的に行なう事が可能である。

（実施例）以下、図面を参照して本発明の一実施例を説明する。

第１図は本発明の構成例を示している。本発明は、演
算ユニット101と、これを制御する制御部102とから構成
される。

演算ユニット101は、複素数データを記憶するための
書き込み可能な２個の記憶部、第１の記憶部121および
第２の記憶部122と、第１の記憶部121と各部の間での双
方向のデータ転送を行なう第１のバス123と、第２の記
憶部122と各部の間での双方向のデータ転送を行なう第
２のバス124と、第１のバス123から複素数データを入力
し、制御部102からの信号によって、入力した複素数デ
ータをそのままか、複素数データの虚数部を符号反転し
た共役複素数か、あるいは、複素数の実数部と虚数部を
共に符号反転した複素数かのいずれかを出力する第１の
符号反転部125と、第２のバス124から複素数データを入
力し、制御部102からの信号によって、入力した複素数
データをそのままか、複素数データの虚数部を符号反転
した共役複素数か、あるいは、入力の如何に係わらず零
かのいずれかを出力する第２の符号反転部126と、第１
の符号反転部125の出力を第１の入力データとし、第２
の符号反転部126の出力を第２の入力データとして、第
１の入力データと第２の入力データの乗算を行ない、そ
の結果を出力する複素乗算器127と、制御部102からの信
号によって、複素乗算器127の出力を累積加算した結果
か、あるいは、複素乗算器127の出力と第１のバス123ま
たは第２のバス124より獲られる第４の複素数とを加算
した結果のいずれかを出力する累積加算部128と、制御
部102からの信号によって、複素乗算器127の出力かまた
は累積加算部128の出力の一方を選択して出力するマル
チプレクサ129と、制御部102からの信号によって、マル
チプレクサ129の出力を入力とし、第１のバス123か第２
のバス124の一方を選択して出力するデマルチプレクサ1
30とから構成される。

例えば、第１の記憶部121に記憶されている複素数Ａ
＝A1＋jA2と、第２の記憶部122に記憶されている複素数
Ｂ＝B1＋jB2の複素共役数とを掛け合わせ、その結果に
第１の記憶部121に記憶されている複素数Ｃ＝C1＋jC2を
くわえ、その結果を第２の記憶部122に書き込む場合を
以下に考える。即ち、Ａ＊Ｂ^＊＋Ｃ＝（A1＋jA2）＊（B1−jB2）＋（C1＋jC2）の場合である。

（１）第１の記憶部121より複素数データＡを読み出
す。同時に、第２の記憶部122より複素数データＢを読
み出す。

（２）第１の符号反転部125では複素数データＡをその
まま出力する。同時に、第２の符号反転部126では複素
数データＢの共役複素数Ｂ^＊を出力する。

（３）複素乗算器127で２個の複素数ＡおよびＢ^＊を掛
け合わせ、その結果を出力する。同時に、第１の記憶部
121より第４の複素数Ｃを読み出す。

（４）累積加算部128で複素乗算器127の出力と第１のバ
ス123上にある複素数Ｃとを加算し出力する。

（５）マルチプレクサ129では累積加算部128の出力を選
択して出力する。

（６）デマルチプレクサ130では第２のバス124が選択さ
れ、累積加算部128の出力が第２のバス124上に送出され
る。

（７）第２のバス124にある演算結果を第２の記憶部122
に書き込む。

以下では、複素乗算器127、累積加算部128、第１の符
号反転部125及び第２の符号反転部126の構成について説
明する。

第２図は複素乗算器127の一例を示している。

第２図において、第１の複素数Ａの実数部A1は端子51
aより入力し、第１の複素数Ａの虚数部A2は端子51bより
入力し、第２の複素数Ｂの実数部b1は端子51cより入力
し、第２の複素数Ｂの虚数部B2は端子51dより入力す
る。第１の複素数Ａの実数部A1と第２の複素数Ｂの実数
部B1は乗算器52aで掛け合わされ第１の乗算結果として
乗算器52aより出力され、第１の複素数Ａの虚数部A2と
第２の複素数Ｂの虚数部B2は乗算器52bで掛け合わされ
第２の乗算結果として乗算器52bより出力され、第１の
複素数Ａの実数部A1と第２の複素数Ｂの虚数部B2は乗算
器52cで掛け合わされ第３の乗算結果として乗算器52cよ
り出力され、第１の複素数Ａの虚数部A2と第２の複素数
Ｂの実数部B2は乗算器52dで掛け合わされ第４の乗算結
果として乗算器52dより出力される。

制御部102は、入力である２個の複素数が虚数部をも
つかどうかに応じて、次の４通りの制御動作を行なう。

（１）第１の複素数と第２の複素数が共に虚数部をもつ
複素数である場合、制御部102は、第１のスイッチ211a
および第２のスイッチ211bを共にＨに切り換え、かつAN
Dゲート212に“1"を入力する。第１〜４の乗算結果は、
加算器53aおよび53bで、れぞれ加算される。すなわち、
第１の乗算結果と、補数器54によって符号反転された第
２の乗算結果は加算器53aで加算され、第３の乗算結果
と第４の乗算結果は加算器53bで加算される。そして、
加算器53aの加算結果は第３の複素数の実数部として端
子55aより出力され、加算器53bの加算結果は第３の複素
数の虚数部として端子55bより出力される。

これを時間軸で表現したのが第３図である。第１の複
素数と第２の複素数が、それぞれ、端子51a〜ｄから時
刻T1に入力し、時刻T2に４個の乗算器52a〜ｄから第１
〜４の乗算結果が出力され、時刻T3に補数器54の結果が
出力され、時刻T4に２個の加算器53a〜ｂの加算結果が
出力される。したがって、第１〜２の複素数が端子51a
〜ｄに入力されてから、第３の複素数が端子55a〜ｂか
ら出力されるまでに、演算時間としてT4−T1が必要とな
る。

（２）第１の複素数が虚数部Ｂをもたない実数であり、
第２の複素数が虚数部Ｄをもつ複素数である場合、制御
部102は、第１のスイッチ211aおよび第２のスイッチ211
bを共にＬに切り換え、第３のスイッチ211cをＬに切り
換え、かつANDゲート212に“1"を入力する。そして、第
１の乗算結果は第３の複素数の実数部として端子55aよ
り出力され、第３の乗算結果は第３の複素数の虚数部と
して端子55bより出力される。

これを時間軸で表現したのが第４図である。第１の複
素数と第２の複素数が、それぞれ、端子51a〜ｄから時
刻T1に入力し、時刻T2に４個の乗算器52a〜ｄから第１
〜４の乗算結果が出力されると同時に、第３の複素数が
出力される。したがって、第１〜２の複素数が端子51a
〜ｄに入力されてから、第３の複素数が端子55a〜ｂか
ら出力されるまでに、演算時間としてはT2−T1のみが必
要となる。

（３）第１の複素数が虚数Ｂをもつ複素数であり、第２
の複素数が虚数部Ｄをもたない実数である場合、制御部
102は、第１のスイッチ211aおよび第２のスイッチ211b
を共にＬに切り換え、第３のスイッチ211cをＨに切り換
え、かつANDゲート212に“1"を入力する。そして、第１
の乗算結果は第３の複素数の実数部として端子55aより
出力され、第４の乗算結果は第３の複素数の虚数部とし
て端子55bより出力される。

この場合も、第４図と同様に、演算時間としてはT2−
T1のみが必要となる。

（４）第１の複素数と第２の複素数が共に虚数部をもた
ない実数である場合、制御部102は、第１のスイッチ211
aをＬに切り換え、かつANDゲート212に“0"を入力す
る。そして、第１の乗算結果は第３の複素数の実数部と
して端子55aより出力され、端子55bからは“0"が第３の
複素数の虚数部として出力される。

第１の複素数Ａが虚数部A2をもつ複素数であり、第２
の複素数Ｂが虚数部B2をもたない実数である場合があり
えないことが既知である場合の複素乗算器127の他の例
を第５図に示す。

第５図において、第１の複素数Ａの実数部A1は端子51
aより入力し、第１の複素数Ａの虚数部A2は端子51bより
入力し、第２の複素数Ｂの実数部B1は端子51cより入力
し、第２の複素数Ｂの虚数部B2は端子51dより入力す
る。第１の複素数Ａの実数部A1と第２の複素数Ｂの実数
部B1は乗算器52aで掛け合わされ第１の乗算結果として
乗算器52aより出力され、第１の複素数Ａの虚数部A2と
第２の複素数Ｂの虚数部B2は乗算器52bで掛け合わされ
第２の乗算結果として乗算器52bより出力され、第１の
複素数Ａの実数部A1と第２の複素数Ｂの虚数部B2は乗算
器52cで掛け合わされ第３の乗算結果として乗算器52cよ
り出力され、第１の複素数Ａの虚数部A2と第２の複素数
Ｂの実数部B1は乗算器52dで掛け合わされ第４の乗算結
果として乗算器52dより出力される。

制御部102は、入力である２個の複素数が虚数部をも
つかどうかに応じて、次の３通りの制御動作を行なう。

この場合、第３図と同様に、演算時間としてはT4−T1
が必要となる。

（２）第１の複素数が虚数部Ｂをもたない実数であり、
第２の複素数が虚数部Ｄをもつ複素数である場合、制御
部102は、第１のスイッチ211aおよび第２のスイッチ211
bを共にＬに切り換え、かつANDゲート212に“1"を入力
する。そして、第１の乗算結果は第３の複素数の実数部
として端子55aより出力され、第３の乗算結果は第３の
複素数の虚数部として端子55bより出力される。

この場合、第４図と同様に、演算時間としてはT2−T1
のみが必要となる。

（３）第１の複素数と第２の複素数が共に虚数部をもた
ない実数である場合、制御部102は、第１のスイッチ211
aをＬに切り換え、かつANDゲート212に“0"を入力す
る。そして、第１の乗算結果は第３の複素数の実数部と
して端子55aより出力され、端子55bからは“0"が第３の
複素数の虚数部として出力される。

第１の複素数Ａが虚数部A2をもつ複素数であり、か
つ、第２の複素数Ｂが虚数部B2をもたない実数である場
合がありえないことが既知であるならば、第３のスイッ
チ211cを省略することができる。

同様に、第１の複素数Ａが虚数部A2をもたない実数で
あり、第２の複素数Ｂが虚数部B2をもつ複素数である場
合がありえないことが既知である場合でも、第３のスイ
ッチ211cを省略することができる。

第６図は累積加算部128の例を示している。

第６図において、複素乗算器127の出力は、加算器302
で第４のスイッチ221dの出力と加算される。

複素乗算結果の累積加算結果をマルチプレクサ129へ
出力する場合には、第４のスイッチ211dはＬに接続さ
れ、累積加算結果は、逐次マルチプレクサ129へ出力さ
れると同時に、レジスタACCに記憶される。

一方、複素乗算器127の出力と第１のバスあるいは第
２のバスより読み出された第４の複素数とを加算して出
力する場合には、第４のスイッチ211dは、ＨまたはＭに
接続される。

第７図は第１の符号反転部125の例を示している。た
だし、負の数は２の補数表示によっている。第１の符号
反転部125は、２個の排他的論理和回路401と２個の加算
器402から構成される。加算器402では、制御部102から
の信号を排他的論理和回路401の出力のLSB（Least sign
ificant Bit）に加算した結果を出力する。

第１のバス123からのデータをそのまま複素乗算器127
へ出力するには、制御部102からの信号OR1およびOR2を
共に“0"にセットする。

第１のバス123からのデータの共役複素数を複素乗算
器127へ出力するには、制御部102からの信号OR1を“0"
にセットし、OR2を“1"にセットする。

第１のバス123からのデータの実数部と虚数部を共に
符号反転した複素数を複素乗算器127へ出力するには、
制御部102からの信号OR1およびOR2を共に“1"にセット
する。

第８図は第２の符号反転部126の例を示している。た
だし、負の数は２の補数表示によっている。第２の符号
反転部126は、１個の排他的論理和回路401と１個の加算
器402と、２個のAND回路403から構成される。加算器402
では、制御部102からの信号を排他的論理和回路401の出
力のLSB（Least significant Bit）に加算した結果を出
力する。

第２のバス124からのデータをそのまま複素乗算器127
へ出力するには、制御部102からの信号OR3を“0"にセッ
トし、ANDを“1"にセットする。

第２のバス124からのデータの共役複素数を複素乗算
器127へ出力するには、制御部102からの信号OR3を“1"
にセットし、AND1を“1"にセットする。

第２のバス124からの入力の如何に係わらず零を複素
乗算器127へ出力するには、制御部102からの信号AND1を
“0"にセットする。

第９図は他の一実施例を示したブロック図である。

第５図の実施例と異なる点は符号反転器（125〜128）
を乗算器の後に設けた事である。前記符号反転器は入力
および出力がバスで構成されているため、実際は第10図
の様であるが、簡単のため、125〜128の様な記述とす
る。符号反転器の一方の入力を121はＨ、その他の122〜
124はＬとすると加算器129では第４の乗算結果から第３
の乗算結果を減じた値が加算器1210では第１の乗算結果
と第２の乗算結果を加えた値が出力される。この２つの
加算器からの出力は第１の複素数入力（Ａ＋Bj）に第２
の複素数入力（Ｃ＋Dj）の複素共役を乗算した結果とな
っている。

同様の操作を行ない、符号反転回路の一方の入力（12
1〜124）を制御することにより、第１の入力を（Ａ＋B
j）、第２の入力を（Ｃ＋Dj）としたときに ±（Ａ＋Bj）（Ｃ＋Bj） ±（Ａ＋Bj）（Ｃ−Bj） ±（Ａ−Bj）（Ｃ＋Bj） ±（Ａ−Bj）（Ｃ−Bj）の計算が可能である。

乗算は加算に比べ、計算時間が長い。本実施例におい
ては一つの乗算結果を用いて複数の出力が得られる事か
ら、第１の入力信号と第２の入力信号の乗算と第１の入
力信号と第２の入力信号の複素共役との乗算を同時に得
る必要がある場合には、著しい時間の短縮が可能であ
る。

〔発明の効果〕

以上詳述したように、本発明によれば、従来のものに
比べ不必要な演算時間がかからないため複素数の演算を
高速に実行することが可能なディジタル信号処理装置を
実現することができる。

【図面の簡単な説明】

第１図は、本発明の一構成を示した図、第２図は、複素
乗算器の第１構成例を示した図、第３図は、複素乗算器
の演算時間を示した図、第４図は、複素乗算器の演算時
間を示した図、第５図は、複素乗算器の他の構成例を示
した図、第６図は、累積加算部の一構成例を示した図、
第７図は、第１の符号反転部の一構成例を示した図、第
８図は、第２の符号反転部の一構成例を示した図、第９
図は、本発明の複素乗算器の他の一構成を示した図、第
10図は、本発明の符号反転回路の一構成を示した図、第
11図は、従来のディジタル信号処理装置の構成を示した
図、第12図は、従来の複素乗算器の構成例を示した図、
第13図は、従来の複素乗算器の演算時間を示した図であ
る。 51……入力端子、52……乗算器、53……加算器、54……
補数器、55……出力端子、121……第１記憶部、122……
第２記憶部、123……第１バス、124……第２バス、125
……第１符号反転部、126……第２符号反転部、127……
複素乗算器、128……累積加算部、129……マルチプレク
サ、130……デマルチプレクサ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−34017（ＪＰ，Ａ) 特開平１−237766（ＪＰ，Ａ) 特開昭56−101266（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/16 G06F 17/10

Claims

(57)【特許請求の範囲】

【請求項１】第１の複素数と第２の複素数とを入力し、
その乗算結果を第３の複素数として出力する複素乗算器
と、前記複素乗算器の第１の入力端、及び第１の記憶部に接
続された第１のバスと、前記複素乗算器の第２の入力端、及び第２の記憶部に接
続された第２のバスと、前記複素乗算器の出力を累積加算して出力する累積加算
部と、前記複素乗算器の出力あるいは前記累積加算器の出力の
どちらか一方を上記第１のバス、あるいは、前記第２の
バスのどちらか一方に送出する選択送出部と、これら各
部を制御する制御部とを備えたことを特徴とするディジ
タル信号処理装置。
【請求項２】前記複素乗算器は、前記第１の複素数の実
数部と前記第２の複素数の実数部との乗算結果を第１の
乗算結果とし、前記第１の複素数の虚数部と前記第２の
複素数の虚数部との乗算結果を第２の乗算結果とし、前
記第１の複素数の実数部と前記第２の複素数の虚数部と
の乗算結果を第３の乗算結果とし、前記第１の複素数の
虚数部と前記第２の複素数の実数部との乗算結果を第４
の乗算結果とし、前記第１の乗算結果から前記第２の乗
算結果を減じた減算結果を前記第３の複素数の実数部と
し、前記第３の乗算結果と前記第４の乗算結果との加算
結果を前記第３の複素数の虚数部とする前記第３の複素
数を得るものであって、前記第１の乗算結果と、前記第１の乗算結果から前記第
２の乗算結果を減じた減算結果とを切り換えて出力する
第１の切り換え手段と、前記第３の乗算結果あるいは前記第４の乗算結果と、前
記第３の乗算結果と前記第４の乗算結果との加算結果と
を切り換えて出力する第２の切り換え手段とを備え、前記制御部は、前記第１の複素数あるいは前記第２の複
素数の少なくとも一方が実数である場合には、前記第１
の乗算結果を出力するように前記第１の切り換え手段を
制御し、かつ、前記第３の乗算結果あるいは前記第４の
乗算結果を出力するように前記第２の切り換え手段を制
御することを特徴とする請求項１記載のディジタル信号
処理装置。
【請求項３】前記第１の乗算結果と前記第２の乗算結果
との加算結果あるいは前記第１の乗算結果から前記第２
の乗算結果を減じた減算結果あるいは前記第２の乗算結
果から前記第１の乗算結果を減じた減算結果のうち一つ
を前記第３の複素数の実数部とし、前記第３の乗算結果
と前記第４の乗算結果との加算結果あるいは前記第３の
乗算結果から前記第４の乗算結果を減じた減算結果ある
いは前記第４の乗算結果から前記第３の乗算結果を減じ
た減算結果のうち一つを前記第３の複素数の虚数部とす
る前記第３の複素数を得ることを特徴とする請求項２記
載のディジタル信号処理装置。