JP3127838B2 - 信号処理方法および信号処理装置 - Google Patents
信号処理方法および信号処理装置Info
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- JP3127838B2 JP3127838B2 JP08246450A JP24645096A JP3127838B2 JP 3127838 B2 JP3127838 B2 JP 3127838B2 JP 08246450 A JP08246450 A JP 08246450A JP 24645096 A JP24645096 A JP 24645096A JP 3127838 B2 JP3127838 B2 JP 3127838B2
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Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号処理装
置に関し、特にデジタル画像信号及びデジタル音声信号
処理の圧縮及び伸長処理に関する。
置に関し、特にデジタル画像信号及びデジタル音声信号
処理の圧縮及び伸長処理に関する。
【０００２】
【従来の技術】従来、この種のデジタル信号処理装置に
おける処理時間短縮手法は、与えられたハードウェアに
依存した几長なプログラムで実行されていたため、有効
なものが存在しなかった。図１２に示されるように、入
力Ｉ／Ｆ２−１から入力される入力信号Ｘ（ｎ）はメモ
リ２−２のアドレスに相当しており、メモリ２−２内部
にあらかじめ置かれている図７に示されるテーブルを参
照し、ＲＡＭ２−４に格納する１バイト・データＹ
（ｍ）の個数Ｎを求める。Ｎ個のデータＹ（ｍ）の格納
処理を終了した状態を図５に示す。図５からも分かるよ
うに、Ｎが偶数（Ｎ＝２ｋ）の場合と奇数（Ｎ＝２ｋ＋
１）の場合では、最終データの格納方法が異なるため図
１３中の１１２および１１３に示す、異なる処理を行う
必要がある。
おける処理時間短縮手法は、与えられたハードウェアに
依存した几長なプログラムで実行されていたため、有効
なものが存在しなかった。図１２に示されるように、入
力Ｉ／Ｆ２−１から入力される入力信号Ｘ（ｎ）はメモ
リ２−２のアドレスに相当しており、メモリ２−２内部
にあらかじめ置かれている図７に示されるテーブルを参
照し、ＲＡＭ２−４に格納する１バイト・データＹ
（ｍ）の個数Ｎを求める。Ｎ個のデータＹ（ｍ）の格納
処理を終了した状態を図５に示す。図５からも分かるよ
うに、Ｎが偶数（Ｎ＝２ｋ）の場合と奇数（Ｎ＝２ｋ＋
１）の場合では、最終データの格納方法が異なるため図
１３中の１１２および１１３に示す、異なる処理を行う
必要がある。
【０００３】偶数または奇数を判別するために、メモリ
２−２に図１４に示す偶数の場合のデータの個数Ｎ
（Ｕ）のテーブルを格納する。シグナルフロー中の１０
４〜１１１に示すように、入力信号Ｘ（ｎ）から求めた
Ｎ（Ｕ）を順次、偶数の場合のデータの個数Ｎ（Ｕ）の
テーブルと比較し一致した場合は偶数、一致しない場合
は奇数として処理する。この場合１入力データＸ（ｎ）
を分岐させるまでに最大で１１ステップ要する。
２−２に図１４に示す偶数の場合のデータの個数Ｎ
（Ｕ）のテーブルを格納する。シグナルフロー中の１０
４〜１１１に示すように、入力信号Ｘ（ｎ）から求めた
Ｎ（Ｕ）を順次、偶数の場合のデータの個数Ｎ（Ｕ）の
テーブルと比較し一致した場合は偶数、一致しない場合
は奇数として処理する。この場合１入力データＸ（ｎ）
を分岐させるまでに最大で１１ステップ要する。
【０００４】
【発明が解決しようとする課題】第一の問題点は、一定
時間内に処理を完了しなくてはならない処理を行う場
合、プログラムのステップ数が多いので処理を完了でき
ない。
時間内に処理を完了しなくてはならない処理を行う場
合、プログラムのステップ数が多いので処理を完了でき
ない。
【０００５】第二の問題点は、限られたメモリを有効に
使う必要がある場合、テーブルとして格納するデータＹ
（ｎ）が偶数の場合のデータ個数Ｎ（Ｕ）のテーブルを
持つ必要があるためテーブル格納用のメモリ領域が必要
になる。
使う必要がある場合、テーブルとして格納するデータＹ
（ｎ）が偶数の場合のデータ個数Ｎ（Ｕ）のテーブルを
持つ必要があるためテーブル格納用のメモリ領域が必要
になる。
【０００６】したがって、本発明の目的は、一定時間内
で要求される処理を完了させる手法を提供することであ
る。
で要求される処理を完了させる手法を提供することであ
る。
【０００７】本発明の他の目的は、信号処理装置内部の
メモリを削減することにある。
メモリを削減することにある。
【０００８】
【課題を解決するための手段】本発明のデジタル信号処
理装置における処理時間短縮手法は、データによって複
数通りの処理を行う際にデータ自身の特定ビットに、対
応する処理の情報を持たせることである。より具体的に
は、図２の回路を有し、インストラクション・デコーダ
からの制御で特定ビットを参照し分岐条件とする機能
と、インストラクション・デコーダからの制御で特定ビ
ットをマスクする機能を有する。
理装置における処理時間短縮手法は、データによって複
数通りの処理を行う際にデータ自身の特定ビットに、対
応する処理の情報を持たせることである。より具体的に
は、図２の回路を有し、インストラクション・デコーダ
からの制御で特定ビットを参照し分岐条件とする機能
と、インストラクション・デコーダからの制御で特定ビ
ットをマスクする機能を有する。
【０００９】特定ビットに分岐の条件を与えインストラ
クション・デコーダで参照することで、入力されたデー
タによって異なる複数の処理を効率よく分岐させる。特
定ビットは演算対象のデータに付加されている情報であ
るため、演算を行う際にはこの特定ビットをマスクして
出力する。
クション・デコーダで参照することで、入力されたデー
タによって異なる複数の処理を効率よく分岐させる。特
定ビットは演算対象のデータに付加されている情報であ
るため、演算を行う際にはこの特定ビットをマスクして
出力する。
【００１０】
【発明の実施の形態】次に本発明の第一の実施の形態に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
【００１１】図１を参照すると、入力Ｉ／Ｆ２−１は、
外部から入力するデータＸ（ｎ）を取り込み、データ・
バス２−６に展開できる状態にする。メモリ２−２に
は、Ｘ（ｎ）がアドレスに相当している、格納するデー
タの個数Ｎを格納したテーブルが存在する。またデータ
の個数Ｎが偶数なのかを判別するために設けられた偶数
の場合のＮを格納したテーブルがアドレス（Ｌ）Ｈから
（Ｌ＋３）Ｈ番地に存在する。アドレス指定はポインタ
２−３に転送されたデータにより行われる。データＸ
（ｎ）から求められたＮ個のデータは１６ｂｉｔ幅のＲ
ＡＭ２−４に図５の様に格納される。格納されるアドレ
ス指定はポインタ２−５に転送されるデータにより行わ
れる。乗算器２−７はレジスタ２−１３とレジスタ２−
１４に入力されたデータを乗算しレジスタ２−１５に結
果を保持する。加算器２−８はレジスタ２−１６に転送
される信号とレジスタ２−１７に転送されるデータを加
算または減算し結果をアキュムレータに保持する。カウ
ンタ２−１２はここに転送されたデータをソフトからの
指示によりインクリメントまたはデクリメントし、与え
られた数値に達したとき、ソフトで参照可能なフラグを
セットする。
外部から入力するデータＸ（ｎ）を取り込み、データ・
バス２−６に展開できる状態にする。メモリ２−２に
は、Ｘ（ｎ）がアドレスに相当している、格納するデー
タの個数Ｎを格納したテーブルが存在する。またデータ
の個数Ｎが偶数なのかを判別するために設けられた偶数
の場合のＮを格納したテーブルがアドレス（Ｌ）Ｈから
（Ｌ＋３）Ｈ番地に存在する。アドレス指定はポインタ
２−３に転送されたデータにより行われる。データＸ
（ｎ）から求められたＮ個のデータは１６ｂｉｔ幅のＲ
ＡＭ２−４に図５の様に格納される。格納されるアドレ
ス指定はポインタ２−５に転送されるデータにより行わ
れる。乗算器２−７はレジスタ２−１３とレジスタ２−
１４に入力されたデータを乗算しレジスタ２−１５に結
果を保持する。加算器２−８はレジスタ２−１６に転送
される信号とレジスタ２−１７に転送されるデータを加
算または減算し結果をアキュムレータに保持する。カウ
ンタ２−１２はここに転送されたデータをソフトからの
指示によりインクリメントまたはデクリメントし、与え
られた数値に達したとき、ソフトで参照可能なフラグを
セットする。
【００１２】プログラムメモリ２−１０はこの信号処理
装置の動作を規定するソフトを格納するメモリであり、
ここからの出力がインストラクション・デコーダに入力
され、信号処理装置の、データ転送／乗算／加算／ポイ
ンタの制御／カウンタの制御動作を行う。回路２−１８
は図３に示すようにソフトによって、ここに転送された
信号の個々のビットの“０”，“１”の状態を監視で
き、かつ分岐命令において、回路２−１８に入力された
データの各ビットの状態を条件とすることができる。ま
た個々のビットを選択的にマスクして、加算器のレジス
タ２−１６に転送する。
装置の動作を規定するソフトを格納するメモリであり、
ここからの出力がインストラクション・デコーダに入力
され、信号処理装置の、データ転送／乗算／加算／ポイ
ンタの制御／カウンタの制御動作を行う。回路２−１８
は図３に示すようにソフトによって、ここに転送された
信号の個々のビットの“０”，“１”の状態を監視で
き、かつ分岐命令において、回路２−１８に入力された
データの各ビットの状態を条件とすることができる。ま
た個々のビットを選択的にマスクして、加算器のレジス
タ２−１６に転送する。
【００１３】次に、図１の信号処理装置の動作について
図を参照しながら説明する。入力されたデータＸ（ｎ）
からメモリ２−２中に格納されている図７のテーブルを
参照し、１Ｂｙｔｅデータの個数Ｗ（ｎ）を求める。図
５に示すように、個数が偶数の場合と奇数の場合では格
納する処理方法が異なるため、図７に示すように、個数
が偶数の場合に、この個数データＷ（Ｎ）は最上位ビッ
トであるＭＳＢに図４に示す付加情報“１”を付加して
おく。この個数データＷ（ｎ）を回路２−１８に転送
し、インストラクション・メモリに格納されているソフ
トより最上位ビットを参照し、最上位ビットに“１”が
立っている場合に図３中の偶数の場合の処理２０７を行
い、最上位ビットが“０”の場合は図３中の奇数の場合
の処理２０６を行うよう分岐の条件とする。図５の様に
図１中のＲＡＭ２−４にデータを格納する場合には、こ
の最上位ビットが加工された個数データＷ（ｎ）をカウ
ンタ２−１２に転送し、データをＲＡＭ２−４に格納す
る処理を行うが、個数が偶数の場合、最上位ビットが加
工され、“１”になっているため、回路１より出力する
際に、図４に示すようにソフトによって最上位ビットを
マスクする処理を行いカウンタ２−１２に格納する。こ
の場合１入力データＸ（ｎ）を分岐させるまでにステッ
プ要する。
図を参照しながら説明する。入力されたデータＸ（ｎ）
からメモリ２−２中に格納されている図７のテーブルを
参照し、１Ｂｙｔｅデータの個数Ｗ（ｎ）を求める。図
５に示すように、個数が偶数の場合と奇数の場合では格
納する処理方法が異なるため、図７に示すように、個数
が偶数の場合に、この個数データＷ（Ｎ）は最上位ビッ
トであるＭＳＢに図４に示す付加情報“１”を付加して
おく。この個数データＷ（ｎ）を回路２−１８に転送
し、インストラクション・メモリに格納されているソフ
トより最上位ビットを参照し、最上位ビットに“１”が
立っている場合に図３中の偶数の場合の処理２０７を行
い、最上位ビットが“０”の場合は図３中の奇数の場合
の処理２０６を行うよう分岐の条件とする。図５の様に
図１中のＲＡＭ２−４にデータを格納する場合には、こ
の最上位ビットが加工された個数データＷ（ｎ）をカウ
ンタ２−１２に転送し、データをＲＡＭ２−４に格納す
る処理を行うが、個数が偶数の場合、最上位ビットが加
工され、“１”になっているため、回路１より出力する
際に、図４に示すようにソフトによって最上位ビットを
マスクする処理を行いカウンタ２−１２に格納する。こ
の場合１入力データＸ（ｎ）を分岐させるまでにステッ
プ要する。
【００１４】次に本発明の第２の実施の形態について、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１５】図８に示されるように、乗算器入力レジス
タ２−１２の直前に回路２−１８と同様の機能を有する
回路２−１９を有する信号処理装置において、データＺ
（ｎ）をデータの状態によって６通りの処理の一つを行
う場合について説明する。データＺ（ｎ）は図１１に示
されるように１８ビット幅であり、データとして有効な
部分は、下位１３ビットである。上位の５ビットは付加
情報部である。この付加情報部に図１０に示されるよう
に、処理Ａから処理Ｇのどの処理を行うかの情報を付加
しておく。下位から数えて１２ビット目のビットが
“１”の場合は処理Ａ、１３ビット目のビットが“１”
の場合は処理Ｂというように情報を与え、全ての付加情
報部のビットが“０”の場合は処理Ｇを行う。各ビット
の参照は回路２−１９をインストラクション・デコーダ
が参照して、分岐の条件とし処理を選択する。処理Ａか
らＧは、付加情報部をマスクしたデータよりそれぞれ異
なった乗算を行う。
タ２−１２の直前に回路２−１８と同様の機能を有する
回路２−１９を有する信号処理装置において、データＺ
（ｎ）をデータの状態によって６通りの処理の一つを行
う場合について説明する。データＺ（ｎ）は図１１に示
されるように１８ビット幅であり、データとして有効な
部分は、下位１３ビットである。上位の５ビットは付加
情報部である。この付加情報部に図１０に示されるよう
に、処理Ａから処理Ｇのどの処理を行うかの情報を付加
しておく。下位から数えて１２ビット目のビットが
“１”の場合は処理Ａ、１３ビット目のビットが“１”
の場合は処理Ｂというように情報を与え、全ての付加情
報部のビットが“０”の場合は処理Ｇを行う。各ビット
の参照は回路２−１９をインストラクション・デコーダ
が参照して、分岐の条件とし処理を選択する。処理Ａか
らＧは、付加情報部をマスクしたデータよりそれぞれ異
なった乗算を行う。
【００１６】
【発明の効果】第一の効果は、複数の処理を選択的に行
う場合、短い処理ステップ数で高速に処理を完了できる
ことにある。
う場合、短い処理ステップ数で高速に処理を完了できる
ことにある。
【００１７】その理由は、データ自身に付加された付加
情報部を参照するだけで、どの処理を行うかを判断でき
るためである。
情報部を参照するだけで、どの処理を行うかを判断でき
るためである。
【００１８】第二の効果は、メモリを節約できることで
ある。
ある。
【００１９】その理由は、処理を選択的に行う場合に参
照するメモリ中の参照テーブルが不要であるためであ
る。
照するメモリ中の参照テーブルが不要であるためであ
る。
【図１】本発明の一実施の形態を示すブロック図。
【図２】図１の一部を詳細に示すブロック図。
【図３】図１の動作を示すフローチャート。
【図４】データの加工状態を示す図。
【図５】データの格納状態を示す図。
【図６】メモリアドレスに対するデータを示す図。
【図７】メモリアドレスに対する他のデータを示す図。
【図８】本発明の他の実施の形態を示すブロック図。
【図９】図８の一部を詳細に示すブロック図。
【図１０】図８の動作を示すフローチャート。
【図１１】図８の構成でのデータ加工状態を示す図。
【図１２】従来技術を示すブロック図。
【図１３】従来の処理の流れを示すフローチャート。
【図１４】従来のメモリアドレスに対するデータを示す
図。
図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/26 320 G06F 9/38 330
Claims (3)
- 【請求項１】 入力データの個数を示し最上位ビットに
入力データの個数が偶数か奇数かを示す付加情報が付加
された個数データが格納されたメモリと、前記最上位ビ
ットを参照して前記偶数若しくは奇数に対応する処理を
行うインストラクションデコーダと、前記インストラク
ションデコーダからの制御に応答して前記最上位ビット
が偶数であるとき前記最上位ビットをマスクする処理を
行う回路とを備えたことを特徴とする信号処理装置。 - 【請求項２】 アドレスに相当する入力データを入力す
るＩ／Ｆと、前記入力データから求められる複数のデー
タの個数を示す個数データが格納されるメモリと、前記
複数のデータの数が偶数の場合と奇数の場合とで異なる
方法で前記複数のデータが格納されるＲＡＭと、前記個
数データの所定のビットに前記個数データに対応する前
記複数のデータの個数が奇数／偶数を示す情報が付加さ
れたデータを受けるインストラクションデコーダと、前
記インストラクションデコーダからの制御に応じて前記
奇数／偶数を示す情報が偶数を示すとき前記個数データ
の前記所定のビットをマスクする回路と、少なくとも前
記回路から出力された該マスクされた個数データが格納
されるカウンタとを備え、 前記複数のデータを前記ＲＡＭに転送するとき、前記イ
ンストラクションデコーダは、該転送されるべき入力複
数のデータに対応し奇数／偶数情報が付加された個数デ
ータを受け、前記奇数／偶数情報が奇数個を示すときに
は前記メモリデータを奇数個のときの格納処理を行って
前記ＲＡＭに格納し、前記奇数／偶数情報が偶数個を示
すときには前記複数のデータを偶数個のときの格納処理
を行いつつ前記奇数／偶数情報が付加された個数データ
のうち前記奇数／偶数情報部分を前記回路を用いてマス
クし該マスクされたデータは前記カウンタに格納される
ことを特徴とする情報処理装置。 - 【請求項３】 前記所定のビットは前記個数データの最
上位ビットであることを特徴とする請求項２記載の情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08246450A JP3127838B2 (ja) | 1996-09-18 | 1996-09-18 | 信号処理方法および信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08246450A JP3127838B2 (ja) | 1996-09-18 | 1996-09-18 | 信号処理方法および信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091428A JPH1091428A (ja) | 1998-04-10 |
| JP3127838B2 true JP3127838B2 (ja) | 2001-01-29 |
Family
ID=17148624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08246450A Expired - Fee Related JP3127838B2 (ja) | 1996-09-18 | 1996-09-18 | 信号処理方法および信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127838B2 (ja) |
-
1996
- 1996-09-18 JP JP08246450A patent/JP3127838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1091428A (ja) | 1998-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001010 |
|
| LAPS | Cancellation because of no payment of annual fees |