JPH0223476A

JPH0223476A - フイルタリング処理装置

Info

Publication number: JPH0223476A
Application number: JP17438288A
Authority: JP
Inventors: Koichi Yaguchi; 矢口　宏一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-13
Filing date: 1988-07-13
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、画像データのフィルタリング処理を行うフィ
ルタリング処理装置に関する。

（従来の技術）従来より、画像データのフィルタリング処理はマイクロ
プロセッサにより、おるいは乗算器を含むビットスライ
スプロセッサにより行われている。例えば３×３のフィ
ルタリング処理は次のように行われる。

第３図に示すようにピクセル（Ｐｉｘｅｌ）５を中心と
する９個のピクセルを考え、各ビクセル値を順に読出し
、それに所定の係数を乗じ、更に、その乗算結果を加算
して目的のデータを得る。このデータが中心ピクセル５
の新たな値（フィルタリング処理後のビクセル値）とな
る。すなわち、ピクセル１．２．３．・・・９の値をＤ
ｌ、Ｄ２．Ｄ３゜・・・Ｄ９で示し、所定の重み係数を
Ａ１．Ａ２゜Ａ３．・・・Ａ９としたとき、ピクセル５
の新たな値（ＤＡＴＡ）は、［）ＡＴＡ＝　０１・Ａ１＋０２・Ａ２＋０３・Ａ３＋
　０４・Ａ４＋０５・Ａ５＋Ｄ６・ＡＢ＋Ｄ７・Ａ７十
Ｄ８・Ａ８＋０９・Ａ９となる。このような演算実行に
よってフィルタリング処理が可能となる。

（発明が解決しようとする課題）しかし、従来のフィルタリング処理によれば、目的のデ
ータを１つ得るのに、９個のピクセルの値を順次読出し
、９回の乗算及び８回のカロ算を経時的に順次実行する
ようにしており、処理に時間がかかるという欠点を有し
ている。

そこで本発明は上記の欠点を除去するもので、その目的
とするところは、処理時間の短縮を図ったフィルタリン
グ処理装置を提供することにある。

［発明の構成］（課題を解決するための手段〉上記課題を解決するために本発明に係るフィルタリング
処理装置では、同一のフィルタリング処理対象画像を記
憶する複数のメモリと、フィルタリング処理後の１ピク
セル値を得るのに要する複数ピクセルについての読出し
アドレスを同時に発生し、該読出しアドレス毎に異なる
メモリを同時にアクセスする読出し制御手段と、このメ
モリアクセスによって各メモリより同時に読出されたピ
クセル値に対して所定の重み係数を乗じて重み付けを行
う重み付け処理手段と、この重み付け処理出力を加算す
る加算手段とを備えている。

（作　用）前記読出し制御手段の制御下で、フィルタリング処理後
の１ピクセル値を得るのに要する複数ピクセルについて
のデータが同時に読出され、それが前記重み付け処理手
段に取込まれる。すると、この重み付け処理手段におい
て各ピクセル値に対して所定の重み付けが同時に行われ
る。フィルタリングの種類はこの重み付けの内容によっ
て決定される。そして、前記重み付け処理手段による重
み付け処理結果が前記加算手段によって加算され、これ
により、目的とする１ピクセル値が得られる。

このような処理が、読出しアドレス変更毎に繰返される
。

このように本発明によれば、フィルタリング処理後の１
ピクセル値を得るための演算処理を並列的に実行するよ
うにしており、従来のように、複数のピクセルの値を順
次読出し、複数回の乗算（重み付け）及び複数回の加算
を経時的に実行するものではないので、フィルタリング
処理に要する時間の短縮が図れる。

（実施例）以下、本発明を実施例により具体的に説明する。

第１図は本発明に係るフィルタリング処理装置の一実施
例を示している。

同図において４３乃至５１はメモリであり、このメモリ
４３乃至５１内には、同一のフィルタリング処理対象画
像が記憶されている。このメモリ４３乃至５１の読出し
アドレス制御は読出し制御手段８９によって行われる。

すなわちこの読出し制御手段８９は、フィルタリング処
理後の１ピクセル値を得るのに要する複数のピクセルに
ついての読出しアドレスを同時に発生し、これにより、
該読出しアドレス毎に異なるメモリが同時にアクセスさ
れるようになっている。

ここで読出し制御手段８９は次のように構成されている
。

アドレスカウンタ（ＣＮＴＲ）　２０が設けられ、この
アドレスカウンタ２０の後段には加算器（ＡＤＤ）２１
乃至２４が配置されている。加算器２１はアドレスカウ
ンタ２０の出力に「２」を加えるものであり、加算器２
２は、アドレスカウンタ２０の出力に「１」を加えるも
のであり、加算器２３はアドレスカウンタ２０の出力に
「５１２」を加えるものである。加算器２１の後段には
レジスタ（Ｒｅｇ）２９．３４が配置され、加算器２２
の後段にはレジスタ３０．３５が配置され、加算器２３
の後段にはレジスタ３２．３９が配置され、加算器２４
の後段にはレジスタ３３．４２が配置されている。

また、レジスタ３２の出力は加算器２５．２６に取込ま
れるようになっており、レジスタ３３の出力は加算器２
７．２８に取込まれるようになっている。加算器２５は
レジスタ３２の出力に「２」を加えるものであり、加算
器２６はレジスタ３２の出力に「１」を加えるものであ
り、加算器２７はレジスタ３３の出力に「２」を加える
ものであり、加算器２８はレジスタ３３の出力に「１」
を加えるものでおる。更に、加算器２５，２６゜２７．
２８の後段にはレジスタ３７，３８，４０゜４１が配置
されている。そしてレジスタ３４乃至４２の出力（いず
れも１８ビツト）がこの読出し制御手段８９のアドレス
出力となり、これが、メモリ４３乃至５１にそれぞれ取
込まれるようになっている。

また、メモリ４３乃至５１の後段には、前記読出し制御
手段８９の制御下で各メモリ４３乃至５１より同時に読
出されたピクセル値に対して重み付けを行う重み付け処
理手段９０が設けられている。

この重み付け処理手段９０は、メモリ４３乃至５１の出
力（いずれも１６ビツト）をそれぞれ保持するレジスタ
５２乃至６０と、このレジスタ５２乃至６０の出力に所
定の重み係数を乗じる乗算器６１乃至６９と、この乗算
器６１乃至６９の出力を保持するレジスタ７０乃至７８
とを有して成る。

そして、このレジスタ７０乃至７８の後段には、重み付
け処理出力（すなわちレジスタ７０乃至７８の出力）を
加算する加算手段７９が配置されている。この加算手段
７９には９人力１６ビツト加算器（ＦＵＬＬ　ＡＤＤＥ
Ｒ）が適用される。この加算手段７９の後段にはレジス
タ８０及びメモリ８１が配置され、加算手段７９の加算
出力がレジスタ８０を介してデータ入力端（Ｄ）よりメ
モリ８１に取込まれるようになっている。メモリ８１の
書込みアドレスはメモリ４７の読出しアドレスに等しい
。但し、メモリ８１へのデータ書込みのタイミングは、
レジスタ８２，８３．８４を介在させることにより、メ
モリ４７からのデータ読出しタイミングより遅らぜてい
る。これは、メモリ４３乃至５１からメモリ８１までの
間にレジスタ５２乃至６０，７０乃至７８．及び８０が
存在することに対応している。

尚、本実施例装置におけるカウンタ２０及び全てのレジ
スタ２９乃至４２．５２乃至６０．７０乃至７８，８０
，８２乃至８４には同一のタイミングでシステムクロッ
クが入力されるようになっており、該カウンタ及びレジ
スタはこのシステムクロックによって動作する。

次に、上記のように構成された実施例装置の作用につい
て説明する。

５１２Ｘ　５１２マトリクスの画像に対する３×３のフ
ィルタリング処理は以下のように行われる。

第２図は本実施例装置における主要部の出力タイミング
を示している。

アドレスカウンタ２０により、フィルタリング処理を行
うピクセルのアドレス（Ｘ）が発生される。例えば今、
アドレスカウンタ２０によって第３図のピクセル１のア
ドレス（Ａ１）が発生されたとすると、加算器２２の加
算出力（Ａｌ＋１＞はピクセル２のアドレス（Ａ２）と
なり、加算器２１の加算出力（Ａ１＋２＞はピクセル３
のアドレス（Ａ３）となり、加算器２３の加算出力（Ａ
１＋５ｔ２）はピクセル４のアドレスＡ４となり、加算
器２６の加算出力（Ａ４＋１＞はピクセル５のアドレス
（Ａ５）となり、加算器２５の加算出力（Ａ５＋２＞は
ピクセル６のアドレス（Ａ６）となり、加算器２４の加
算出力（／Ｍ＋１０２４）はピクセル７のアドレス（Ａ
７）となり、加算器２８の加算出力（Ａ７＋１＞はピク
セル８のアドレス（八８）となり、加算器２７の加算出
力（Ａ８＋２）はピクセル９のアドレスＡ（Ａ９）とな
る。すなわち、読出し制御手段８９においては、アドレ
スＡ１の発生を基準として２クロツク後に、レジスタ３
４乃至４２にピクセル１乃至９の読出しアドレス（ＡＤ
Ｒ（Ｘ））がセットされる。そして次のクロックで各メ
モリ４３乃至５１の該当ピクセルの値（ＤＡＴＡ　（Ｘ
））がレジスタ５２乃至６０にセットされ、乗算器６１
乃至６９によって各ピクセル値の重み付けがなされる。

また次のクロックで乗算器６１乃至６９の乗算出力（）
ＩＰＹ（Ｘ））がレジスタ７０乃至７８にセットされ、
更に次のクロックで加算手段７９によりレジスタ７０乃
至７８の出力の加算処理が行われる。この加算出力（Ａ
ＤＤ（Ｘ）　）は次のクロックでレジスタ８０にセット
され、そしてメモリ８１に書込まれる。この場合の書込
みアドレスはレジスタ８４の出力によって決定されるた
め、第３図のピクセル５のアドレスに等しくなる。

カウンタ２０の計数出力がＸ＋１に更新されれば、次の
隣接ピクセルについての処理が行われる。

しかもこの処理は、第２図より明らかなように、当該１
ピクセルの処理結果の出力を待たずに次のピクセルの処
理を開始し得るパイプライン処理となる。

このように本実施例装置によれば、３×３のフィルタリ
ング処理における９個のピクセルのデータ読出しを同時
に行い、更に９個の乗算器によって９個のピクセル値に
ついての重み付け処理を同時に行うようにしているので
、従来装置に比して３×３のフィルタリング処理を高速
に行うことができる。

以上本発明の一実施例について説明したが、本発明は上
記実施例に限定されるものではなく、種々の変形実施が
可能でおるのは言うまでもない。

例えば上記実施例では３×３のフィルタリング処理を行
うものについて説明したが、３×３以外のフィルタリン
グ以外にも本発明を適用し得る。

フィルタリングのサイズに応じて加算器数、レジスタ数
、メモリ数２乗算器数を設定すればよい。

［発明の効果］以上詳述したように本発明によれば、フィルタリング処
理時間の短縮を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るフィルタリング処理装置の一実施
例を示すブロック図、第２図は本実施例装置の動作タイ
ミング図、第３図は３×３のフィルタリング処理の説明
図である。４３乃至５１・・・メモリ、７つ・・・加算手段、８９
・・・読出し制御手段、９０・・・重み付け処理手段。

Claims

【特許請求の範囲】

画像データのフィルタリング処理を行うフィルタリング
処理装置において、同一のフィルタリング処理対象画像
を記憶する複数のメモリと、フィルタリング処理後の１
ピクセル値を得るのに要する複数ピクセルについての読
出しアドレスを同時に発生し、該読出しアドレス毎に異
なるメモリを同時にアクセスする読出し制御手段と、こ
のメモリアクセスによつて各メモリより同時に読出され
たピクセル値に対して所定の重み係数を乗じて重み付け
を行う重み付け処理手段と、この重み付け処理出力を加
算する加算手段とを有することを特徴とするフィルタリ
ング処理装置。