JPS61250773A - 空間積和演算装置 - Google Patents
空間積和演算装置Info
- Publication number
- JPS61250773A JPS61250773A JP9276085A JP9276085A JPS61250773A JP S61250773 A JPS61250773 A JP S61250773A JP 9276085 A JP9276085 A JP 9276085A JP 9276085 A JP9276085 A JP 9276085A JP S61250773 A JPS61250773 A JP S61250773A
- Authority
- JP
- Japan
- Prior art keywords
- pixel data
- stored
- ram
- rows
- columns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は空間積和演算装置に於いて、画素データと荷重
係数との乗算を行なう乗算器を、両者の乗算結果が画素
データに基づいて選択される領域に記憶されて・いるＲ
ＡＭを用いて構成することにより、装置の経済化及び多
機能化を図るものである。
係数との乗算を行なう乗算器を、両者の乗算結果が画素
データに基づいて選択される領域に記憶されて・いるＲ
ＡＭを用いて構成することにより、装置の経済化及び多
機能化を図るものである。
本発明は空間積和演算装置の改良に関し、更に詳細には
経済的に構成でき、且つ種々の処理を行なうことができ
る空間積和演算装置に関するものである。
経済的に構成でき、且つ種々の処理を行なうことができ
る空間積和演算装置に関するものである。
テレビカメラ等の撮像装置によって撮像された画像の鮮
鋭化、ノイズ除去等を目的として、処理対象となる一画
面分の画素データのそれぞれに対して空間積和演算を行
なうと言うことが従来より行なわれている。
鋭化、ノイズ除去等を目的として、処理対象となる一画
面分の画素データのそれぞれに対して空間積和演算を行
なうと言うことが従来より行なわれている。
第３図は３行×３列の空間積和演算の説明図であり、処
理対象の画素データＦｉ、ｊと荷重係数−ＬＪが同図に
示すように配置されているとすると、画素データＦ２，
２に対する空間積和演算結果Ｇ２，２は次式（１）に示
すものとなる。
理対象の画素データＦｉ、ｊと荷重係数−ＬＪが同図に
示すように配置されているとすると、画素データＦ２，
２に対する空間積和演算結果Ｇ２，２は次式（１）に示
すものとなる。
Ｗｌ、ＩＸ Ｆｌ、１＋ Ｗ２．ＩＸ Ｆ２＋１＋ ｗ
３．ｔｘ Ｆ３．１なる演算を第１演算と称し、 Ｗ１１２Ｘ Ｆｌ、２＋ Ｗ２．２Ｘ Ｆ２，２＋ Ｗ
３．２ｘ Ｆ３．２なる演算を第２演算と称し、 Ｍｌ、３Ｘ Ｆｌ、３＋ Ｗ２，３Ｘ Ｆ２，３＋ Ｗ
３，３Ｘ Ｆ３．３なる演算を第３演算と称すものとす
る。
３．ｔｘ Ｆ３．１なる演算を第１演算と称し、 Ｗ１１２Ｘ Ｆｌ、２＋ Ｗ２．２Ｘ Ｆ２，２＋ Ｗ
３．２ｘ Ｆ３．２なる演算を第２演算と称し、 Ｍｌ、３Ｘ Ｆｌ、３＋ Ｗ２，３Ｘ Ｆ２，３＋ Ｗ
３，３Ｘ Ｆ３．３なる演算を第３演算と称すものとす
る。
第４図は上述したような空間積和演算を実行する従来装
置の一例を示すブロック図で、一方の入力端子にＦｉ、
ｊが入力され、他方の入力端子に−ｉ、ｊが入力される
９個の乗算器Ｍ−１〜Ｍ−９と各乗算器ト１〜Ｍ−９の
演算結果を加算する加算器ＡＤＤとから構成されている
ものである。
置の一例を示すブロック図で、一方の入力端子にＦｉ、
ｊが入力され、他方の入力端子に−ｉ、ｊが入力される
９個の乗算器Ｍ−１〜Ｍ−９と各乗算器ト１〜Ｍ−９の
演算結果を加算する加算器ＡＤＤとから構成されている
ものである。
しかし、第４図に示した従来装置は、例えば一画素の画
素データが８ピントであるとすると、８ビツト×８ビツ
トの機能を有する高価なディジタル乗算器を９個用いな
ければならない問題があった。
素データが８ピントであるとすると、８ビツト×８ビツ
トの機能を有する高価なディジタル乗算器を９個用いな
ければならない問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は構成が経済的な空間積和演算装置を提供すること
にある。
目的は構成が経済的な空間積和演算装置を提供すること
にある。
本発明は前述の如き問題点を解決するため、一画面分の
画素データが記憶されるフレームメモリと、 Ｎ行×Ｎ列の荷重係数マトリクスが複数種類記憶される
メモリと、 前記フレームメモリに記憶されている一画面分の画素デ
ータからＮ行×Ｎ列の画素データマトリクスを順次切出
す切出手段と、 該切出手段で切出したＮ行×Ｎ列の画素データマトリク
スの各画素データとＮ行×Ｎ列の荷重係数マトリクスの
各荷重係数との同一行同一列同志の乗算結果が画素デー
タに基づいて選択される領域に記憶され、前記切出手段
で切出された画素データマトリクスの各画素データが与
えられることにより、与えられた画素データとそれぞれ
に割当られている荷重係数とめ乗算結果を出力するＮ行
×Ｎ列のＲＡＭと、 該Ｎ行×Ｎ列のＲＡＭの各出力を加算する加算器と、 機能指定命令により指定された機能に対応する荷重係数
マトリクスを前記メモリから読込み、読込んだ荷重係数
マトリクスの各荷重係数に基づいて前記Ｎ行×Ｎ列のＲ
ＡＭの各領域に各ＲＡＭに割当てられている荷重係数と
画素データとの乗算結果を書込む書込手段とを設けたも
のである。
画素データが記憶されるフレームメモリと、 Ｎ行×Ｎ列の荷重係数マトリクスが複数種類記憶される
メモリと、 前記フレームメモリに記憶されている一画面分の画素デ
ータからＮ行×Ｎ列の画素データマトリクスを順次切出
す切出手段と、 該切出手段で切出したＮ行×Ｎ列の画素データマトリク
スの各画素データとＮ行×Ｎ列の荷重係数マトリクスの
各荷重係数との同一行同一列同志の乗算結果が画素デー
タに基づいて選択される領域に記憶され、前記切出手段
で切出された画素データマトリクスの各画素データが与
えられることにより、与えられた画素データとそれぞれ
に割当られている荷重係数とめ乗算結果を出力するＮ行
×Ｎ列のＲＡＭと、 該Ｎ行×Ｎ列のＲＡＭの各出力を加算する加算器と、 機能指定命令により指定された機能に対応する荷重係数
マトリクスを前記メモリから読込み、読込んだ荷重係数
マトリクスの各荷重係数に基づいて前記Ｎ行×Ｎ列のＲ
ＡＭの各領域に各ＲＡＭに割当てられている荷重係数と
画素データとの乗算結果を書込む書込手段とを設けたも
のである。
Ｎ行×Ｎ列のＲＡＭを用いて荷重係数と画素データとの
乗算を行なうものであるから、装置を経済的に構成でき
る。また、複数種類の荷重係数マトリクスをメモリに記
憶させておき、機能選択指令により選択された機能に対
応する荷重係数マトリクスを読込み、読込んだ荷重係数
マトリクスの各荷重係数に基づいて前記Ｎ行×Ｎ列のＲ
ＡＭの各領域に各ＲＡＭに割当てられている荷重係数と
画素データとの乗算結果を書込む書込手段を備えたもの
であるから、装置の多機能化を容易に図ることができる
。
乗算を行なうものであるから、装置を経済的に構成でき
る。また、複数種類の荷重係数マトリクスをメモリに記
憶させておき、機能選択指令により選択された機能に対
応する荷重係数マトリクスを読込み、読込んだ荷重係数
マトリクスの各荷重係数に基づいて前記Ｎ行×Ｎ列のＲ
ＡＭの各領域に各ＲＡＭに割当てられている荷重係数と
画素データとの乗算結果を書込む書込手段を備えたもの
であるから、装置の多機能化を容易に図ることができる
。
第１図は本発明の実施例のブロック図であり、１は第２
図に示すように２５６ Ｘ ２５６の１画面分ノ画素デ
ータＦＯ１θ〜Ｆ２５５ 、２５５を記憶する第１のフ
レームメモリ、２−１〜２−９はレジスタ、３−１〜３
−９はマルチプレクサ、４−１〜４−９はＲＡＭ、５．
６はシフトレジスタ、７は加算器、８は空間積和演算結
果を記憶する第２のフレームメモリ、９はマイクロプロ
セッサ、１０はデータバス、１１はアクセス制御回路、
１２−１〜１２−９はバスバッファ、１３はアドレスバ
ス、１４はメモリである。
図に示すように２５６ Ｘ ２５６の１画面分ノ画素デ
ータＦＯ１θ〜Ｆ２５５ 、２５５を記憶する第１のフ
レームメモリ、２−１〜２−９はレジスタ、３−１〜３
−９はマルチプレクサ、４−１〜４−９はＲＡＭ、５．
６はシフトレジスタ、７は加算器、８は空間積和演算結
果を記憶する第２のフレームメモリ、９はマイクロプロ
セッサ、１０はデータバス、１１はアクセス制御回路、
１２−１〜１２−９はバスバッファ、１３はアドレスバ
ス、１４はメモリである。
ここで、フレームメモリｌは図示を省略したクロック信
号に同期して０行０列に記憶されている画素データＦＯ
，Ｏにから２５５行２５５列に記憶されている画素デー
タＦ２５５．２５５まで１個ずつ出力するものである。
号に同期して０行０列に記憶されている画素データＦＯ
，Ｏにから２５５行２５５列に記憶されている画素デー
タＦ２５５．２５５まで１個ずつ出力するものである。
尚、この場合、若い行番号であって且つ若い列番号の領
域に記憶されている画素データＦｉ、ｊから順次１個ず
つ出力するものである。また、レジスタ２−１〜２−９
は１画素分の画素データＦｉ、ｊを記憶する容量を有し
、前記クロック信号により記憶しているデータを順次転
送するものである。
域に記憶されている画素データＦｉ、ｊから順次１個ず
つ出力するものである。また、レジスタ２−１〜２−９
は１画素分の画素データＦｉ、ｊを記憶する容量を有し
、前記クロック信号により記憶しているデータを順次転
送するものである。
また、シフトレジスタ５．６はフレームメモリ１の１行
分の画素数から３を減算した数（２５６−３＝２５３）
の段数を有し、前記クロック信号により記憶データを順
次シフト益するものである。また、フレームメモリ８は
フレームメモリ１と同様に２５６×２５６の領域を有し
、加算器７の加算結果を前記クロック信号に同期して順
次記憶するものである。
分の画素数から３を減算した数（２５６−３＝２５３）
の段数を有し、前記クロック信号により記憶データを順
次シフト益するものである。また、フレームメモリ８は
フレームメモリ１と同様に２５６×２５６の領域を有し
、加算器７の加算結果を前記クロック信号に同期して順
次記憶するものである。
従って、レジスタ２−９に画素データＦ１，１がセット
されているとすると、レジスタ２−８には画素データＦ
２．１が、レジスタ２−７には画素データＦ３，１が、
レジスタ２−６には画素データＦ１，２が、レジスタ２
−５には画素データＦ２，２が、レジスタ２−４には画
素データＦ３，２が、レジスタ２−３には画素データＦ
１，３が、レジスタ２−２には画素データＦ２，３が、
レジスタ２−１には画素データＦ３，３がシフトされる
ことになる。
されているとすると、レジスタ２−８には画素データＦ
２．１が、レジスタ２−７には画素データＦ３，１が、
レジスタ２−６には画素データＦ１，２が、レジスタ２
−５には画素データＦ２，２が、レジスタ２−４には画
素データＦ３，２が、レジスタ２−３には画素データＦ
１，３が、レジスタ２−２には画素データＦ２，３が、
レジスタ２−１には画素データＦ３，３がシフトされる
ことになる。
即ち、レジスタ２−１〜２−９にはＮ行×Ｎ列の画素デ
ータマトリクスがセットされることになる。
ータマトリクスがセットされることになる。
また、マルチプレクサ３−１〜３−９はそれぞれアクセ
ス制御回路１１の出力信号すが“Ｌ”の場合はレジスタ
２−１〜２−９の出力をＲＡＭ４−１〜４−９に加え、
信号すが“Ｈ”の場合はマイクロプロセッサ９からアド
レスバス１３を介して加えられるアドレスをＲＡ Ｍ
４−１〜４−９に加えるものである。また、アクセス制
御回路１１はマイクロプロセッサ９からライト信号及び
データを書込むべきＲＡＭの番号が加えられるとその出
力信号すを“Ｈ”とすると共に、信号８１〜ａ９の内の
データを書込むべきＲＡＭに対応するもののみを“Ｈ”
にするものである。例えば、ＲＡＭ４−１にデータを書
込むことがマイクロプロセッサ９から要求されたとする
と、アクセス制御回路１１は信号すを“Ｈ″とすると共
に、信号ａ１をＨ″にし、またＲ Ａ Ｍ ４−７にデ
ータを書込むことが要求されたとすると、信号すをＨ”
にすると共に信号ａ７をＨ″にするもので、ある。また
、バスバッファ１２−１〜１２−９はそれぞれアクセス
制御回路１１から加えられる信号８１〜ａ９が“Ｈ″の
場合はイネーブル状態となり、“Ｌ”の場合はディスイ
ネーブル状態となるものである。
ス制御回路１１の出力信号すが“Ｌ”の場合はレジスタ
２−１〜２−９の出力をＲＡＭ４−１〜４−９に加え、
信号すが“Ｈ”の場合はマイクロプロセッサ９からアド
レスバス１３を介して加えられるアドレスをＲＡ Ｍ
４−１〜４−９に加えるものである。また、アクセス制
御回路１１はマイクロプロセッサ９からライト信号及び
データを書込むべきＲＡＭの番号が加えられるとその出
力信号すを“Ｈ”とすると共に、信号８１〜ａ９の内の
データを書込むべきＲＡＭに対応するもののみを“Ｈ”
にするものである。例えば、ＲＡＭ４−１にデータを書
込むことがマイクロプロセッサ９から要求されたとする
と、アクセス制御回路１１は信号すを“Ｈ″とすると共
に、信号ａ１をＨ″にし、またＲ Ａ Ｍ ４−７にデ
ータを書込むことが要求されたとすると、信号すをＨ”
にすると共に信号ａ７をＨ″にするもので、ある。また
、バスバッファ１２−１〜１２−９はそれぞれアクセス
制御回路１１から加えられる信号８１〜ａ９が“Ｈ″の
場合はイネーブル状態となり、“Ｌ”の場合はディスイ
ネーブル状態となるものである。
また、ＲＡｒＡ４−１〜４−９はそれぞれ０番地から２
５５番地までの２５６個の領域を有しており、各ＲＡＭ
４−１〜４−９には以下のデータが記憶されているもの
である。
５５番地までの２５６個の領域を有しており、各ＲＡＭ
４−１〜４−９には以下のデータが記憶されているもの
である。
’ＲＡＭ４−１の０番地から２５５番地にはそれぞれ荷
重係数旧、１とその領域の番地とを乗算した値が記憶さ
れている。例えば−１，１が１であれば、０番地には０
が記憶され、１番地には１が記憶され、２番地には２が
記憶され、２５５番地には２５５が記憶されることにな
る。また、−１，１が３であれば、０番地には０が記憶
され、１番地には３が記憶され、２番地には６が記憶さ
れ、２５５番地には７６５が記憶されることになる。ま
た、ＲＡ Ｍ ４−２の０番地から２５５番地にはそれ
ぞれ荷重係数Ｗ２．１とその領域の番地とを乗算した値
が記憶され、ＲＡＭ４−３の０番地から２５５番地には
それぞれ荷重係数−３，１とその領域の番地とを乗算し
た値が記憶され、ＲＡ Ｍ ４−４の０番地から２５５
番地にはそれぞれ荷重係数Ｗｌ、２とその領域の番地と
を乗算した値が記憶され、ＲＡ Ｍ ４−５の０番地か
ら２５５番地にはそれぞれ荷重係数−２，２とその領域
の番地とを乗算した値が記憶され、ＲＡ Ｍ ４−６の
０番地から２５５番地にはそれぞれ荷重係数−３，２と
その領域の番地とを乗算した値が記憶され、ＲＡＭ４〜
７のθ番地から２５５番地にはそれぞれ荷重係数Ｗ１，
３とその領域の番地とを乗算した値が記憶され、ＲＡＭ
４〜８の０番地から２５５番地にはそれぞれ荷重係数−
２，３とその領域の番地とを乗算した値が記憶され、Ｒ
ＡＭ４−９のＯ番地から２５５番地にはそれぞれ荷重係
数−３，３とその領域の番地とを乗算した値が記憶され
ている。
重係数旧、１とその領域の番地とを乗算した値が記憶さ
れている。例えば−１，１が１であれば、０番地には０
が記憶され、１番地には１が記憶され、２番地には２が
記憶され、２５５番地には２５５が記憶されることにな
る。また、−１，１が３であれば、０番地には０が記憶
され、１番地には３が記憶され、２番地には６が記憶さ
れ、２５５番地には７６５が記憶されることになる。ま
た、ＲＡ Ｍ ４−２の０番地から２５５番地にはそれ
ぞれ荷重係数Ｗ２．１とその領域の番地とを乗算した値
が記憶され、ＲＡＭ４−３の０番地から２５５番地には
それぞれ荷重係数−３，１とその領域の番地とを乗算し
た値が記憶され、ＲＡ Ｍ ４−４の０番地から２５５
番地にはそれぞれ荷重係数Ｗｌ、２とその領域の番地と
を乗算した値が記憶され、ＲＡ Ｍ ４−５の０番地か
ら２５５番地にはそれぞれ荷重係数−２，２とその領域
の番地とを乗算した値が記憶され、ＲＡ Ｍ ４−６の
０番地から２５５番地にはそれぞれ荷重係数−３，２と
その領域の番地とを乗算した値が記憶され、ＲＡＭ４〜
７のθ番地から２５５番地にはそれぞれ荷重係数Ｗ１，
３とその領域の番地とを乗算した値が記憶され、ＲＡＭ
４〜８の０番地から２５５番地にはそれぞれ荷重係数−
２，３とその領域の番地とを乗算した値が記憶され、Ｒ
ＡＭ４−９のＯ番地から２５５番地にはそれぞれ荷重係
数−３，３とその領域の番地とを乗算した値が記憶され
ている。
また、ＲＡＭ４−１〜４−９はそれぞれアクセス制御回
路１１の出力ａ１〜ａ９がＬ′の場合は、マルチプレク
サ３−１〜３−９を介してレジスタ２−１〜２−９から
加えられる画素データＦｉ、ｊに対応した番地に記憶さ
れている値を出力するものである。ここで、例えばレジ
スタ２−１から出力された画素データＦｉ。
路１１の出力ａ１〜ａ９がＬ′の場合は、マルチプレク
サ３−１〜３−９を介してレジスタ２−１〜２−９から
加えられる画素データＦｉ、ｊに対応した番地に記憶さ
れている値を出力するものである。ここで、例えばレジ
スタ２−１から出力された画素データＦｉ。
が１０進数でｒｌｌＪであるとすると、ＲＡ Ｍ ４−
１からはその１１番地に記憶されている値（ＩＩＸＷＩ
、１）が出力されることになり、レジスタ２−１から出
力される画素データＦｉ、ｊが１０進数で「７７」であ
るとすると、ＲＡＭ４−１からはその７７番地に記憶さ
れている値（７７ＸＷ１．１）が出力されることになる
。
１からはその１１番地に記憶されている値（ＩＩＸＷＩ
、１）が出力されることになり、レジスタ２−１から出
力される画素データＦｉ、ｊが１０進数で「７７」であ
るとすると、ＲＡＭ４−１からはその７７番地に記憶さ
れている値（７７ＸＷ１．１）が出力されることになる
。
即ち、ＲＡ Ｍ ４−１はレジスタ２−１にセットされ
ている画素データＦｉ、ｊと荷重係数−１，１との乗算
結果Ｗｌ、ｌｘ Ｆｉ＋ｊを出力することになる。
ている画素データＦｉ、ｊと荷重係数−１，１との乗算
結果Ｗｌ、ｌｘ Ｆｉ＋ｊを出力することになる。
また、同様にＲＡＭ４−２はレジスタ２−２にセットさ
れている画素データＦＩＩＪと荷重係数−２，１との乗
算結果−２１１ＸＦ１１Ｊを出力することになり、ＲＡ
Ｍ４−３はレジスタ２−３にセットされている画素デー
タＦＩＩＪと荷重係数−３，１との乗算結果−３＋ｌｘ
Ｐｔｇを出力することになり、ＲＡＭ４−４はレジスタ
２−４にセントされている画素データＦｔ＋Ｊと荷重係
数−１，２との乗算結果Ｗ１＋２ＸＦｉ、ｊを出力する
ことになり、ＲＡ Ｍ ４−５はレジスタ２−５にセン
トされている画素データｐｔ、Ｊと荷重係数間、２との
乗算結果−２，２×Ｊ Ｆｉ＋Ｊを出力することにな
り、ＲＡ Ｍ ４−６はレジスタ２−６にセットされて
いる画素データＰｉ＋Ｊと荷重係数−３，２との乗算結
果−３，２ＸＦｉ、ｊを出力することになり、ＲＡ Ｍ
４−７はレジスタ２−７にセットされている画素デー
タＦＩＩＪと荷重係数−１，３との乗算結果−１１３Ｘ
Ｆ１１Ｊを出力することになり、ＲＡ Ｍ ４−８はレ
ジスタ２−８にセットされている画素データＦｉ、ｊと
荷重係数間、３との乗算結果−２，３Ｘ ｐｉ、ｊヲ出
方することになり、ＲＡ Ｍ ４−９はレジスタ２−９
にセットされている画素データＰｉ＋Ｊと荷重係数日、
３との乗算結果−３１３ＸＰ１１Ｊを出力することにな
る。
れている画素データＦＩＩＪと荷重係数−２，１との乗
算結果−２１１ＸＦ１１Ｊを出力することになり、ＲＡ
Ｍ４−３はレジスタ２−３にセットされている画素デー
タＦＩＩＪと荷重係数−３，１との乗算結果−３＋ｌｘ
Ｐｔｇを出力することになり、ＲＡＭ４−４はレジスタ
２−４にセントされている画素データＦｔ＋Ｊと荷重係
数−１，２との乗算結果Ｗ１＋２ＸＦｉ、ｊを出力する
ことになり、ＲＡ Ｍ ４−５はレジスタ２−５にセン
トされている画素データｐｔ、Ｊと荷重係数間、２との
乗算結果−２，２×Ｊ Ｆｉ＋Ｊを出力することにな
り、ＲＡ Ｍ ４−６はレジスタ２−６にセットされて
いる画素データＰｉ＋Ｊと荷重係数−３，２との乗算結
果−３，２ＸＦｉ、ｊを出力することになり、ＲＡ Ｍ
４−７はレジスタ２−７にセットされている画素デー
タＦＩＩＪと荷重係数−１，３との乗算結果−１１３Ｘ
Ｆ１１Ｊを出力することになり、ＲＡ Ｍ ４−８はレ
ジスタ２−８にセットされている画素データＦｉ、ｊと
荷重係数間、３との乗算結果−２，３Ｘ ｐｉ、ｊヲ出
方することになり、ＲＡ Ｍ ４−９はレジスタ２−９
にセットされている画素データＰｉ＋Ｊと荷重係数日、
３との乗算結果−３１３ＸＰ１１Ｊを出力することにな
る。
従って、ＲＡ Ｍ ４−９．４−８．４−７はそれぞれ
第１演算の第１項〜第３項の演算を行ない、ＲＡ Ｍ
４−６〜４−４はそれぞれ第２演算の第１項〜第３項の
演算を行ない、ＲＡ Ｍ ４−３〜４−１はそれぞれ第
３演算９第１項〜第３項の演算を行なうことになるので
、ＲＡＭ４−１〜４−９の演算結果を加算器７で加算す
ることにより、レジスタ２−５にセントされている画素
データＰｉ、ｊに対する空間積和演算結果Ｇｉ、ｊを得
ることができる。このように、本実施例は、荷重係数１
．ｊと画素データＰｉ、ｊとの乗算を行なう装置を経済
的に構成することができるとともに、処理速度の高速化
を図ることもできる。
第１演算の第１項〜第３項の演算を行ない、ＲＡ Ｍ
４−６〜４−４はそれぞれ第２演算の第１項〜第３項の
演算を行ない、ＲＡ Ｍ ４−３〜４−１はそれぞれ第
３演算９第１項〜第３項の演算を行なうことになるので
、ＲＡＭ４−１〜４−９の演算結果を加算器７で加算す
ることにより、レジスタ２−５にセントされている画素
データＰｉ、ｊに対する空間積和演算結果Ｇｉ、ｊを得
ることができる。このように、本実施例は、荷重係数１
．ｊと画素データＰｉ、ｊとの乗算を行なう装置を経済
的に構成することができるとともに、処理速度の高速化
を図ることもできる。
また、ＲＡ Ｍ ４−１〜４−９はそれぞれアクセス制
御回路１１から加えられる信号ａ１〜ａ９が“Ｈ”の場
合は、マイクロプロセッサ９からパスバッファ１２−１
〜１２−９を介して加えられるデータを、マルチプレク
サ３−１〜３−９を介してマイクロプロセッサ９から加
えられるアドレスに書込むものである。
御回路１１から加えられる信号ａ１〜ａ９が“Ｈ”の場
合は、マイクロプロセッサ９からパスバッファ１２−１
〜１２−９を介して加えられるデータを、マルチプレク
サ３−１〜３−９を介してマイクロプロセッサ９から加
えられるアドレスに書込むものである。
また、メモｌ７１４には第３図に示したような３行×３
列の荷重係数マトリクスが複数種類（ノイズ除去用の荷
重係数マトリクス、輪郭検出用の荷重係数マトリクス等
）が記憶されているものである。
列の荷重係数マトリクスが複数種類（ノイズ除去用の荷
重係数マトリクス、輪郭検出用の荷重係数マトリクス等
）が記憶されているものである。
尚、荷重係数マトリクスの機能はそれを構成する各荷重
係数旧、ｊの値により決定されるものである。
係数旧、ｊの値により決定されるものである。
また、マイクロプロセッサ９は以下に述べる処理を行な
うものである。即ち、図示を省略したホストコンピュー
タ或いはキーボード等より機能選択命令（空間積和演算
装置にどのような機能を持たせるかを指令する命令）が
加えられると、先ず機能選択命令に対応した荷重係数マ
トリクスをメモリ１４から読出す０例えば、空間積和演
算装置をノイズ除去用のものにせよと言う機能選択命令
が加えられたとすると、メモ音用４からノイズ除去用の
荷重係数マトリクスを読出し・空間積和演算装置を輪郭
検出用のものにせよと言う機能選択命令が加えられたと
すると、メモリ１４から輪郭検出用の荷重係数マトリク
スを読出すものである。次いで、マイクロプロセッサ９
はアクセス制御回路１１にＲＡＭ４−１にデータを書込
む旨を通知する。これにより、アクセス制御回路１１は
その出力信号の内借号ａｌ、 ｂを“Ｈ”とする。
うものである。即ち、図示を省略したホストコンピュー
タ或いはキーボード等より機能選択命令（空間積和演算
装置にどのような機能を持たせるかを指令する命令）が
加えられると、先ず機能選択命令に対応した荷重係数マ
トリクスをメモリ１４から読出す０例えば、空間積和演
算装置をノイズ除去用のものにせよと言う機能選択命令
が加えられたとすると、メモ音用４からノイズ除去用の
荷重係数マトリクスを読出し・空間積和演算装置を輪郭
検出用のものにせよと言う機能選択命令が加えられたと
すると、メモリ１４から輪郭検出用の荷重係数マトリク
スを読出すものである。次いで、マイクロプロセッサ９
はアクセス制御回路１１にＲＡＭ４−１にデータを書込
む旨を通知する。これにより、アクセス制御回路１１は
その出力信号の内借号ａｌ、 ｂを“Ｈ”とする。
次いで、マイクロプロセッサ９はメモリ１４から読出し
た荷重係数マトリクスの荷重係数−１，１と０〜２５５
までの数値との乗算を行ない、乗算結果をデータバス１
０に順次出力すると共にこれに同期してアドレスバス１
３に０〜２５５までのアドレスを順次出力する。これに
より、ＲＡＭ４−１の０番地から２５５番地には葬１，
１と各領域の番号との乗算結果（０番地にはｒＯＪが記
憶され、１番地には「−１，１」、２番地にはｒ ２
Ｘ Ｗｌ、ＩＪ 、２５５番地には［２５５ｘ Ｗｌ、
ＩＪ ）が記憶されることになる。即ち、ＲＡＭ４−１
には荷重係数旧、１とレジスタ２−１にセットされた画
素データＰｉ、ｊとの乗算結果が画素データＦｉ、ｊを
アドレスとして記憶されることになる。
た荷重係数マトリクスの荷重係数−１，１と０〜２５５
までの数値との乗算を行ない、乗算結果をデータバス１
０に順次出力すると共にこれに同期してアドレスバス１
３に０〜２５５までのアドレスを順次出力する。これに
より、ＲＡＭ４−１の０番地から２５５番地には葬１，
１と各領域の番号との乗算結果（０番地にはｒＯＪが記
憶され、１番地には「−１，１」、２番地にはｒ ２
Ｘ Ｗｌ、ＩＪ 、２５５番地には［２５５ｘ Ｗｌ、
ＩＪ ）が記憶されることになる。即ち、ＲＡＭ４−１
には荷重係数旧、１とレジスタ２−１にセットされた画
素データＰｉ、ｊとの乗算結果が画素データＦｉ、ｊを
アドレスとして記憶されることになる。
次いで、マイクロプロセッサ９はアクセス制御回路１１
にＲＡＭ４−２にデータを書込む旨を通知する。これに
より、アクセス制御回路１１はその出力信号の内借号ａ
２． ｂを“Ｈ”とする。次いで、マイクロプロセッサ
９はメモリ１４から読出した荷重係数マトリクスの荷重
係数−７，１とＯ〜２５５までの数値との乗算を行ない
、乗算結果をデータバス１０に順次出力すると共にこれ
に同期してアドレスバス１３にθ〜２５５までのアドレ
スを順次出力する。
にＲＡＭ４−２にデータを書込む旨を通知する。これに
より、アクセス制御回路１１はその出力信号の内借号ａ
２． ｂを“Ｈ”とする。次いで、マイクロプロセッサ
９はメモリ１４から読出した荷重係数マトリクスの荷重
係数−７，１とＯ〜２５５までの数値との乗算を行ない
、乗算結果をデータバス１０に順次出力すると共にこれ
に同期してアドレスバス１３にθ〜２５５までのアドレ
スを順次出力する。
これにより、ＲＡ Ｍ ４−２の０番地から２５５番地
にはＷ２．１と各領域の番号との乗算結果（０番地には
ｒＯＪが記憶され、１番地にはｒ Ｗ２． ＩＪ、２番
地にはｒ ２ ｘ Ｗ２．ＩＪ 、２５５番地にはｒ
２５５ Ｘ Ｗ２． ＩＪ）が記憶されることになる。
にはＷ２．１と各領域の番号との乗算結果（０番地には
ｒＯＪが記憶され、１番地にはｒ Ｗ２． ＩＪ、２番
地にはｒ ２ ｘ Ｗ２．ＩＪ 、２５５番地にはｒ
２５５ Ｘ Ｗ２． ＩＪ）が記憶されることになる。
即ち、ＲＡ Ｍ ４−２には荷重係数−２，１とレジス
タ２−２にセットされた画素データＰｉ＋ｊとの乗算結
果が画素データＦｉ、ｊをアドレスとして記憶されるこ
とになる。
タ２−２にセットされた画素データＰｉ＋ｊとの乗算結
果が画素データＦｉ、ｊをアドレスとして記憶されるこ
とになる。
以下、マイクロプロセッサ９は信号ａ３〜ａ９を順次“
Ｈ”とし、ＲＡ Ｍ ４−３の０番地から２５５番地に
荷重係数目、１と各領域の番号との乗算結果を記憶させ
、ＲＡ Ｍ ４−３の０番地から２５５番地に荷重係数
何３，１と各領域の番号との乗算結果を記憶させ、ＲＡ
Ｍ ４−４の０番地から２５５番地に荷重係数り１．
２と各領域の番号との乗算結果を記憶させ、ＲＡＭ４−
５の０番地から２５５番地に荷重係数−２，２と各領域
の番号との乗算結果を記憶させ、ＲＡ Ｍ ４−６の０
番地から２５５番地に荷重係数す３．２と各領域の番号
との乗算結果を記憶させ、ＲＡ Ｍ ４−７の０番地か
ら２５５番地に荷重係数−１，３と各領域の番号との乗
算結果を記憶させ、ＲＡ Ｍ ４−８の０番地から２５
５番地に荷重係数−２，３と各領域の番号との乗算結果
を記憶させ、ＲＡ Ｍ ４−９の０番地から２５５番地
に荷重係数−３，３と各領域の番号との乗算結果を記憶
させ、この後アクセス制御回路１１の制御信号を加え、
その出力信号ａ１〜ａ９．ｂを全てＬ″にする。
Ｈ”とし、ＲＡ Ｍ ４−３の０番地から２５５番地に
荷重係数目、１と各領域の番号との乗算結果を記憶させ
、ＲＡ Ｍ ４−３の０番地から２５５番地に荷重係数
何３，１と各領域の番号との乗算結果を記憶させ、ＲＡ
Ｍ ４−４の０番地から２５５番地に荷重係数り１．
２と各領域の番号との乗算結果を記憶させ、ＲＡＭ４−
５の０番地から２５５番地に荷重係数−２，２と各領域
の番号との乗算結果を記憶させ、ＲＡ Ｍ ４−６の０
番地から２５５番地に荷重係数す３．２と各領域の番号
との乗算結果を記憶させ、ＲＡ Ｍ ４−７の０番地か
ら２５５番地に荷重係数−１，３と各領域の番号との乗
算結果を記憶させ、ＲＡ Ｍ ４−８の０番地から２５
５番地に荷重係数−２，３と各領域の番号との乗算結果
を記憶させ、ＲＡ Ｍ ４−９の０番地から２５５番地
に荷重係数−３，３と各領域の番号との乗算結果を記憶
させ、この後アクセス制御回路１１の制御信号を加え、
その出力信号ａ１〜ａ９．ｂを全てＬ″にする。
このように、本実施例は荷重係数マトリクスの各荷重係
数１１ｉ、ｊをＲＡＭ４−１〜４−９の記憶内容を書換
えることにより、変化させていることになるので、容易
に空間積和演算装置に種々の機能を持たせることか可能
となる。
数１１ｉ、ｊをＲＡＭ４−１〜４−９の記憶内容を書換
えることにより、変化させていることになるので、容易
に空間積和演算装置に種々の機能を持たせることか可能
となる。
以上説明したように、本発明は、一画面分の画素データ
が記憶されるフレームメモリ （実施例に於いてはフレ
ームメモリ１）と、Ｎ行×Ｎ列の荷重係数マトリクスが
複数種類記憶されるメモリ （実施例に於いてはメモリ
１４）と、前記フレームメモリに記憶されている一画面
分の画素データからＮ行×Ｎ列の画素データマトリクス
を順次切出す切出手段（実施例に於いてはレジスタ２−
１〜２−９、シフトレジスタ５．６からなる）と、該切
出手段で切出したＮ行×Ｎ列の画素データマトリクスの
各画素データとＮ行×Ｎ列の荷重係数マトリクスの各荷
重係数との同一行同一列同志の乗算結果が画素データに
基づいて選択される領域に記憶され、前記切出手段で切
出された画素データマトリクスの各画素データが与えら
れることにより、与えられた画素データとそれぞれに割
当られている荷重係数との乗算結果を出力するＮ行×Ｎ
列のＲＡＭ（実施例に於いてはＲＡＭ４−１〜４−９）
と、該Ｎ行×Ｎ列のＲＡＭの各出力を加算する加算器（
実施例に於いては加算器７）と、機能指定命令により指
定された機能に対応する荷重係数マトリクスを前記メモ
リから読込み、読込んだ荷重係数マトリクスの各荷重係
数に基づいて前記Ｎ行×Ｎ列のＲＡＭの各領域に各ＲＡ
Ｍに割当てられている荷重係数と画素データとの乗算結
果を書込む書込手段（実施例に於いてはマイクロプロセ
ッサ９等からなる）とを備えたものであるから、装置を
経済的に構成できる利点があると共に、装置の多機能化
を容易に図れる利点がある。
が記憶されるフレームメモリ （実施例に於いてはフレ
ームメモリ１）と、Ｎ行×Ｎ列の荷重係数マトリクスが
複数種類記憶されるメモリ （実施例に於いてはメモリ
１４）と、前記フレームメモリに記憶されている一画面
分の画素データからＮ行×Ｎ列の画素データマトリクス
を順次切出す切出手段（実施例に於いてはレジスタ２−
１〜２−９、シフトレジスタ５．６からなる）と、該切
出手段で切出したＮ行×Ｎ列の画素データマトリクスの
各画素データとＮ行×Ｎ列の荷重係数マトリクスの各荷
重係数との同一行同一列同志の乗算結果が画素データに
基づいて選択される領域に記憶され、前記切出手段で切
出された画素データマトリクスの各画素データが与えら
れることにより、与えられた画素データとそれぞれに割
当られている荷重係数との乗算結果を出力するＮ行×Ｎ
列のＲＡＭ（実施例に於いてはＲＡＭ４−１〜４−９）
と、該Ｎ行×Ｎ列のＲＡＭの各出力を加算する加算器（
実施例に於いては加算器７）と、機能指定命令により指
定された機能に対応する荷重係数マトリクスを前記メモ
リから読込み、読込んだ荷重係数マトリクスの各荷重係
数に基づいて前記Ｎ行×Ｎ列のＲＡＭの各領域に各ＲＡ
Ｍに割当てられている荷重係数と画素データとの乗算結
果を書込む書込手段（実施例に於いてはマイクロプロセ
ッサ９等からなる）とを備えたものであるから、装置を
経済的に構成できる利点があると共に、装置の多機能化
を容易に図れる利点がある。
第１図は本発明の実施例のブロック図、第２図はフレー
ムメモリ１の構成図、第３図は３行×３列の空間積和演
算の説明図、第４図は従来例のブロック−Ｓ図である。 １．８はフレームメモリ、２−１〜２−９はレジスタ、
３−１〜３−９はマルチプレクサ、４−１〜４−９はＲ
ＡＭ、５，６はシフトレジスタ、７は加算器、９はマイ
クロプロセッサ、１０はデータバス、１１はアクセス制
御回路、１２−１〜１２−９はバスバッファ、１３はア
ドレスバス、１４はメモリである。 特許出廓人 ファナック株式会社 代理人弁理士玉蟲久五部（外２名） □行 フレームメモリ１のｌＩ成図 １４２ 図 ３行×３列の空間積和演算の説明図 第３図 従来１列のプロ・ンク図 第 ４ 図
ムメモリ１の構成図、第３図は３行×３列の空間積和演
算の説明図、第４図は従来例のブロック−Ｓ図である。 １．８はフレームメモリ、２−１〜２−９はレジスタ、
３−１〜３−９はマルチプレクサ、４−１〜４−９はＲ
ＡＭ、５，６はシフトレジスタ、７は加算器、９はマイ
クロプロセッサ、１０はデータバス、１１はアクセス制
御回路、１２−１〜１２−９はバスバッファ、１３はア
ドレスバス、１４はメモリである。 特許出廓人 ファナック株式会社 代理人弁理士玉蟲久五部（外２名） □行 フレームメモリ１のｌＩ成図 １４２ 図 ３行×３列の空間積和演算の説明図 第３図 従来１列のプロ・ンク図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 一画面分の画素データが記憶されるフレームメモリと、 Ｎ行×Ｎ列の荷重係数マトリクスが複数種類記憶される
メモリと、 前記フレームメモリに記憶されている一画面分の画素デ
ータからＮ行×Ｎ列の画素データマトリクスを順次切出
す切出手段と、 該切出手段で切出したＮ行×Ｎ列の画素データマトリク
スの各画素データとＮ行×Ｎ列の荷重係数マトリクスの
各荷重係数との同一行同一列同志の乗算結果が画素デー
タに基づいて選択される領域に記憶され、前記切出手段
で切出された画素データマトリクスの各画素データが与
えられることにより、与えられた画素データとそれぞれ
に割当られている荷重係数との乗算結果を出力するＮ行
×Ｎ列のＲＡＭと、 該Ｎ行×Ｎ列のＲＡＭの各出力を加算する加算器と、 機能指定命令により指定された機能に対応する荷重係数
マトリクスを前記メモリから読込み、読込んだ荷重係数
マトリクスの各荷重係数に基づいて前記Ｎ行×Ｎ列のＲ
ＡＭの各領域に各ＲＡＭに割当てられている荷重係数と
画素データとの乗算結果を書込む書込手段とを備えたこ
とを特徴とする空間積和演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276085A JPS61250773A (ja) | 1985-04-30 | 1985-04-30 | 空間積和演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276085A JPS61250773A (ja) | 1985-04-30 | 1985-04-30 | 空間積和演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61250773A true JPS61250773A (ja) | 1986-11-07 |
Family
ID=14063380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9276085A Pending JPS61250773A (ja) | 1985-04-30 | 1985-04-30 | 空間積和演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221076A (ja) * | 1986-03-20 | 1987-09-29 | Toshiba Eng Co Ltd | 画像処理装置 |
-
1985
- 1985-04-30 JP JP9276085A patent/JPS61250773A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221076A (ja) * | 1986-03-20 | 1987-09-29 | Toshiba Eng Co Ltd | 画像処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5606650A (en) | Method and apparatus for storage and retrieval of a texture map in a graphics display system | |
| EP0013069B1 (en) | A data processor and method of processing video information | |
| US4719588A (en) | Matrix multiplication circuit for graphic display | |
| EP0895216B1 (en) | Image storage device and access method | |
| US4937774A (en) | East image processing accelerator for real time image processing applications | |
| EP0644684A2 (en) | Digital resampling integrated circuit for fast image resizing applications | |
| US6286023B1 (en) | Partitioned adder tree supported by a multiplexer configuration | |
| US5675826A (en) | Image data storage | |
| JP2000148730A (ja) | 内積ベクトル演算装置 | |
| JPS61250773A (ja) | 空間積和演算装置 | |
| JPS603648B2 (ja) | 高速掛算装置 | |
| US6047366A (en) | Single-instruction multiple-data processor with input and output registers having a sequential location skip function | |
| EP0189524B1 (en) | Memory unit having arithmetic and logic functions, in particular for graphic processing | |
| JP2535817B2 (ja) | 演算処理装置 | |
| JPS6143752B2 (ja) | ||
| JP2610817B2 (ja) | アドレス生成装置 | |
| JPS6218595A (ja) | 表示装置 | |
| JPS61250775A (ja) | 空間積和演算装置 | |
| JPH0223476A (ja) | フイルタリング処理装置 | |
| US5367700A (en) | System for multiplying digital input data in a multiplier circuit | |
| JPS58163061A (ja) | 並列画像処理プロセッサ及び装置 | |
| JPH0758431B2 (ja) | アドレス線およびデータ線の接続システム | |
| JPS61250774A (ja) | 画像処理における空間積和演算装置 | |
| JP2945013B2 (ja) | 空間フイルタ画像処理装置 | |
| JPH10207867A (ja) | Ｄｃｔ回路 |