JPS6143752B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、重畳積分計算方式に関する。 重畳積分計算は、画像などの２次元のパターン
情報に対する最も基本的な演算の一つであり、そ
の高速化が不可欠である。従来、この種の演算を
高速で実行する専用処理装置がいろいろ開発され
てきた。しかし、それらは、あまりにも特殊化さ
れていて融通性に乏しかつたり、汎用性があつて
もプログラミングが容易でなかつたり、また、画
像処理用の他の機器との整合性に欠けたり、さら
に、装置が複雑であつたりといつた問題があつ
た。 本発明は、この点に鑑てなされたもので、画像
入力のための記憶機能、画像表示のための記憶機
能、画像演算のための記憶機能の３機能を兼ね備
えた画像記憶装置と、１次元の積和演算器を組合
わせて成る重畳積分計算方式を提供するものであ
る。 以下、発明の詳細について述べる。まず、第一
の構成要素としての記憶装置について述べる。 ｐ×ｑ個の画素から成る２つの画像をI₁，I₂と
する。I₁，I₂を２次元行列とみたとき、それらの
列番号、行番号をそれぞれ、li、mj；Li、Mj
（１ｉｐ、１≦ｊ≦ｑ）とおき、次の２つの
置換を作る。

【表】 すると、前述の画像表示、画像入力、画像演算
の際に必要となる記憶装置の読み出し書き込み方
法は(1)式で表現することができる。たとえば、２
倍のズーミング表示の場合は次のようになる。I₁
を記憶装置に格納された画像、I₂を表示デバイス
上に表示された画像とする。必要な置換は、

【表】 ………(2)
で表現できる。ただし、簡単のため、ｐ、ｑは偶
数とした。転置の場合には、(1)式の列番号、行番
号を交換して次の形で表現できる。

【表】 簡単のため、ｐ＝ｑとした。その他の操作も同
様に置換形式で表現できる。 本発明では、この画像記憶装置として上述の置
換操作を実現するため、少くともアドレスに関し
て、望ましくは書き込み読み出し制御、周辺回路
制御にも関して高速の書き替え可能な制御記憶部
を導入することとした。一般に、画像を走査する
ためには３種類の信号が必要である。すなわち、
１画面の開始を示すパルス信号Ｆφ、１走査線の
開始を示すパルス信号Ｌφ、画素の位置を示すパ
ルスＭφである。本画像記憶装置もこの３つのパ
ルスで駆動される。第１図にその一例の概略構成
を示し、装置全体には符号２０を付す。 計数器１，２はパルス信号を計数する。計数器
１はＭφを計数し、Ｌφでリセツトされる。計数
器２はＬφを計数し、Ｆφでリセツトされる。 制御記憶３，４は計数器１の計数値をアドレス
として読み出され、制御記憶５，６は計数器２の
計数値をアドレスとして読み出される。第２図の
ように画像のＸ座標、Ｙ座標を定義すれば、制御
記憶３からは読み出しのためのＸ座標の制御情報
が、制御記憶４からは書き込みのためのＸ座標の
制御情報が、制御記憶５からは読み出しのための
Ｙ座標の制御情報が、制御記憶６からは書き込み
のためのＹ座標の制御情報が、それぞれ読み出さ
れる。 制御記憶３，５の読み出し情報は組み合わせ
て、記憶部１８の読み出し制御に用いられる。レ
ジスタ７，８，９はこれら制御情報を保持するも
ので、それぞれ、読み出しアドレスレジスタ、読
み出し時記憶部制御レジスタ、出力バツフア制御
レジスタである。制御記憶４，６の読み出し情報
は、記憶部１８の書き込み制御に用いられ、これ
らは書き込みアドレスレジスタ１０、書き込み時
記憶部制御レジスタ１１、入力バツフア制御レジ
スタ１２に保持される。 読み出し時記憶部制御レジスタ８と書き込み時
記憶部制御レジスタ１１の制御情報は、組み合わ
せて記憶部制御レジスタ１３に保持される。これ
らの情報はたとえば、記憶部１８に対する読み出
し／書き込みの指示、記憶部制御情報自身の有
効／無効の指示などである。 読み出しアドレスと書き込みアドレスは、記憶
部制御レジスタ１３からの読み出し／書き込みの
示により、いずれか一方がアドレス選択部１４で
選択されてアドレスレジスタ１５に保持され、記
憶部１８に対するアドレスとなる。 記憶部１８はメモリ集積回路から成る。 画像記憶装置の読み出し書き込みの速さは、扱
う画像の品質を決定するので、速い程良い。一
方、大容量のメモリ集積回路の読み出し書き込み
の速さは必ずしも十分でない。そこで、記憶部１
８の出力部と入力部にそれぞれ、出力バツフア１
６、入力バツフア１７を置く。出力バツフア制御
レジスタ９は出力バツフア１６の、入力バツフア
制御レジスタ１２は入力バツフア１７の制御情報
を保持する。 第３図に最大512×512画素の画像に対する記憶
装置の制御記憶の語構成の例を示す。出力バツフ
ア、入力バツフアのサイズは８画素分とする。各
ビツトの意味は次の通りである。 Ｒ／W₀，Ｒ／W₁：記憶装置の読み出し／書き込
みの指定。 RXC₂，WXC₂，RYC₁WYC₁、：それぞれ、読み
出された語の有効、無効を示す。 RXC₁，RYC₀：記憶部からの出力画素を０で置
き換えるかどうかを示す。 WXC₁，WYC₀：記憶部への入力画素を０で置き
換えるかどうかを示す。 RXA_5〜0，RBF_2〜0：読み出し時のＸ座標の指
定。 RBF_2〜0は出力バツフアのアドレス、
RXA_5〜0は記憶部のアドレスの下位６ビツトで
ある。 RYA_8〜0：読み出し時のＹ座標。記憶部のアドレ
スの上位９ビツトに対応する。 WXA_5〜0，WBF_2〜0：書き込み時のＸ座標の指
定。 WBF_2〜0は入力バツフアのアドレス、
WXA_5〜0は記憶部のアドレスの下位６ビツト
である。 WYA_8〜0：書き込み時のＹ座標。記憶部のアド
レスの上位９ビツトに対応する。 RXC₀：アドレスRYA_8〜0，RXA_5〜0で指定され
た記憶部内の情報を出力バツフアに書き込むこ
とを指示する。 WXC₀：アドレスWYA_3〜0，WXA_5〜0で指定さ
れた記憶部に入力バツフアの内容を書き込むこ
とを指示する。 τをＭφの周期とする。出力バツフア、入力バ
ツフアの制御に関しては、読み出し時を例にとれ
ば、記憶部の読み出し時間を考慮して、あらかじ
めRYA_8〜0とRXA_5〜0で記憶アドレスを指定して
おき、８τ経過後に、読み出し８画素分の情報を
出力バツフアに書き込み、次にREF_2〜0にしたが
つて、周期τで１画素ずつ出力する。書き込み時
も同様である。また、Ｒ／W₀，Ｒ／W₁によつて
記憶部の読み出し／書き込み動作が８τ毎に変更
できるので、見掛け上、読み出しと書き込みを同
時に行なうことも可能である。ただし、この場
合、読み出し／書き込み速度は半分になる。 置換(1)式の各行中の各項が１つの語に対応す
る。語中のアドレス指定部分が、列番号あるいは
行番号を表わしている。 置換(1)式の各行は制御語の列（一種のマイクロ
プログラム）へ比較的簡単に変換できる。本画像
記憶装置にミニコンピユータ、マイクロコンピユ
ータを接続して、語列の生成、制御記憶へのロー
ドを行なうことにより、置換(1)式の形で表現され
る動作はすべて実行できる。 なお、第１図の各制御記憶３，４，５，６の深
さを十分とつておけば、シフト操作は、語列のロ
ードアドレスを変えることで可能になる。また、
転置操作は、制御記憶３と４、制御記憶５と６の
内容ををれぞれ交換し、計数器１がＬφを計数し
てＦφでリセツトされ、計数器２がＭφを計数し
てＬφでリセツトされるようにすればよい。 本画像記憶装置２０自体の理解を更に深めるた
め、この装置を画像入力装置、画像表示装置、画
像演算装置と組み合わせた応用例をそれぞれ、第
４図、第５図、第６に示す。 第４図において、画像記憶装置２０の動作に必
要な信号Ｍφ，Ｌφ，Ｆφはテレビカメラ制御部
２１から供給される。テレビカメラ２２の出力映
像信号はAD変換器２３によつてデイジタル化さ
れて本画像記憶装置２０に入力される。テレビカ
メラ２２の撮像が飛越走査によるものとし、入力
画像のサイズを512×480画素とする。撮像画像を
I₁、画像記憶装置２０に格納される画像をI₂とす
れば、(1)式に準じて、

【表】 なる置換を行なうことにより、飛越走査を順次走
査に変換して画像記憶装置２０に入力画像を格納
できる。(4)式の両置換の第１行は入力画像の画素
系列を表わしている。第２行は、先に述べたよう
にして画像記憶装置２０の制御記憶によつて実現
できる。第１図の制御記憶４に列置換の第２行、
制御記憶６に行置換の第２行に相当する制御語列
をロードしておけばよい。 第５図において、画像記憶装置２０の動作に必
要な信号Ｍφ，Ｌφ，Ｆφはテレビモニタ制御部
２４から供給される。画像記憶装置２０からの出
力画素はDA変換器２５によつてアナログ化さ
れ、テレビモニタ２６に表示される。画像記憶装
置２０内に格納されている画像をI₁、表示画像を
I₂とすれば、画像サイズを512×512として、

【表】 なる置換を考えればよい。このためには、第１図
の制御記憶３に列置換の第１行、制御記憶５に行
置換の第１行に相当する制御語列をロードする。 第６図示の応用例では、第１図示の画像記憶装
置２０を二つ２０ａ，２０ｂ用いていて動作に必
要な信号Ｍφ，Ｌφ，Ｆφは、画像演算制御部２
７から供給される。第一の画像記憶装置２０ａか
らの出力画素に画像演算器２８が演算を施し、結
果は第二の画像記憶装置２０ｂに格納される。例
として、第一の画像記憶装置２０ａ内の画像I₁に
定数値１を加えた結果の画像I₂を第二の画像記憶
装置２０ｂに格納するような演算を考えれば、要
する置換は(5)式である。第一の画像記憶装置２０
ａの制御記憶のうち、第１図の３，５の部分に(5)
式の両置換の第１行に対応する制御語列をロード
し、また、第二の画像記憶装置２０ｂの制御記憶
のうち、第１図の４，６の部分に(5)式の両置換の
第２行に対応する制御語列をロードする。なお、
演算の種類によつては、画像記憶装置２０ａ，２
０ｂはそれぞれ、複数個あつてもよい。また、一
つの画像記憶装置２０が、これ等両画像装置２０
ａ，２０ｂの機能を兼ねてもよい。 第４図、第５図、第６図に示した入力、表示、
演算機能を統合した画像処理装置も構成可能で、
第７図にそうした応用例を示す。ここでは、本画
像記憶装置を７台使用（夫々を２０_-1，２０_-2，
………２０_-7で示す）している。 画像入力部３０は、第４図におけるテレビカメ
ラ２２、テレビカメラ制御部２１、AD変換器２
３を要素として構成されるものである。この画像
入力部３０と各画像記憶装置２０_-1〜２０_-4は、
第４図について説明した方法で結合しているか
ら、画像入力部３０からこれ等画像記憶装置２０
_-1〜２０_-4への画像入力ができる。 画像演算部３１は、第６図における画像演算器
２８と画像演算制御部２７を要素として構成され
るものである。そして、第７図の画像記憶装置２
０_-1〜２０_-7の各々は、第６図の出力側画像記憶
装置２０ａと入力側画像記憶装置２０ｂに対応し
ている。第７図の画像演算部３１と各画像記憶装
置は第６図について説明した方法で結合している
から、実行したい演算に応じて各画像記憶装置を
出力側画像記憶装置あるいは入力側画像記憶装置
として用いることにより、演算が可能となる。 画像表示部３２は、第５図におけるDA変換器
２５、テレビモニタ制御部２４、テレビモニタ２
６を要素として構成されるものである。第７図の
画像演算部３１、画像表示部３２、画像記憶装置
２０_-1〜２０_-7の動作に必要な信号Ｍφ，Ｌφ，
Ｆφは共通である。画像表示部３２は画像演算部
３１の出力信号を各画像記憶装置に入力するデー
タライン上に接続されているから、画像演算部３
１による演算結果を表示する。入力画素をそのま
ま出力画素とする操作も１つの演算と見れば、各
画像記憶装置の内容を表示することになる。 次に本発明にて必要なもう一つの構成子として
の積和演算器について述べる。 （2N＋１）×（2N＋１）の重量積分演算は、係
数行列をａ（ｉ、ｊ）、画素データをｐ（ｋ、
ｌ）で表わすと、 で計算される。ここで、 Ｓ^−Ｎ−１ _Ｎ（ｋ、ｌ）＝０ (8) Ｓ^ｊ _Ｎ（ｋ、ｌ）＝Ｓ^ｊ−１ _Ｎ（ｋ、ｌ）＋Ｔ^ｊ _Ｎ（ｋ、ｌ） (9) とおく。本積和演算器は、(9)式を演算するもので
ある。その(9)式に至る計算過程の概略図を３×３
の重畳積分を例にとつて、第８図に示す。 係数レジスタ３３Ａ，３３Ｂ，３３Ｃは係数行
列のｊ行目の３項ａ（−１、ｊ）、ａ（０、ｊ）、
ａ（１、ｊ）をそれぞれ保持する。画素レジスタ
３４Ａ，３４Ｂ，３４Ｃは全体が１つのシフトレ
ジスタになつている。演算器を動かすパルス信号
をＣφとし、その周期をτとする。原画素はま
ず、画素レジスタ３４Ｃにストアされ、τ毎に画
素レジスタ３４Ｂ，３４Ａとシフトして行く。係
数レジスタ３３Ａ，３３Ｂ，３３Ｃと画素レジス
タ３４Ａ，３４Ｂ，３４Ｃのデータはそれぞれ乗
算器３５Ａ，３５Ｂ，３５Ｃで積をとられ、３つ
の積の和を加算器３６で計算する。この結果は第
(7)式を計算したことになる。中間結果画素Ｓ^ｊ−１ _１
（ｉ、ｊ）は周期τで次々に中間結果レジスタ３
７にストアされる。このレジスタの内容と加算器
３６の出力結果が加算器３８で加算され、新しい
中間結果画素とする。これは第(9)式を計算したこ
とになる。 本重畳積分計算方式は、以上述べた記憶装置２
０と積和演算器（全体を第８図にて４０とした）
を第９図のように結合して、上述の計算を実行す
るものである。 第９図は原理的実施例で、夫々第１図の画像記
憶装置２０と同等な一対の画像記憶装置２０Ａ，
２０Ｂを用い、これ等に必要なパルス信号Ｍφ
は、積和演算器４０に必要なパルス信号Ｃφの２
倍の周波数を持つものであり、３つの装置が同期
して動く。第一の画像記憶装置２０Ａは原画像を
積和演算器４０へ供給する。第二の画像記憶装置
２０Ｂは、中間結果画像を供給するとともに、積
和演算器４０の出力である新中間結果画像を格納
する。ここで、第一画像記憶装置２０Ａに格納さ
れている画像から、積和演算器の入力画像への列
置換をξ、行置換をη_j（１ｊ３）とする。
第二画像記憶装置２０Ｂに格納されている中間結
果画像から、再びこの画像記憶装置２０Ｂに格納
される新中間結果画像への列置換をτ、行置換を
σとする。ただし、画像サイズは512×512とし、
ｊ行目がストアされているものとする。また、記
憶＊は特に値を指定しないことを意味する。

【表】

【表】 ３×３の重畳積分計算は次のようにして実行さ
れる。 () 第二の画像記憶装置２０Ｂの画像情報をす
べて０にする。 () 係数行列の１行目を先に説明した係数レジ
スタ３３にセツトし、置換ξ、η_１、τ、σを
セツトする。１フレームの間演算を行なう。 () 係数行列の２行目を係数レジスタにセツト
し、置換ξ、η_２、τ、σをセツトする。１フ
レームの間演算を行なう。 () 係数行列の３行目を係数レジスタにセツト
し、置換ξ、η_３、τ、σをセツトする。１フ
レームの間演算を行なう。 最終結果が、画像記憶装置２０Ｂに得られる。 こうした重畳積分計算をさらに具体的に説明す
ると次のようになる。 ３×３の係数行列が第１１図に示されるようで
あつたとし、原画像の左上部の画素配列が第１２
図に示されるようなものであつたとする。 こうした場合、既述の式(6)の重畳積分を実行す
れば、その結果は第１３図に示されるようになる
はずである。ただし、図中において記号“＊”は
値が定まらないことを示す。 この第１３図の結果が得られれば、それは第１
２図に示された原画像の縦方向のエツジを検出し
たことになる。 そこで逆に、このような結果を得るための本発
明適用例を第９図示の実施例に即して説明する
と、まず、画像記憶装置２０Ａに第１２図に示さ
れている原画像を格納する一方、画像記憶装置２
０Ｂの内容はクリアする。 そうした後、第一フレームにおいては、第１１
図示の係数行列の一行目（−１、０、１）を積和
演算器４０にセツトする。 すなわち第８図において係数レジスタ３３Ａに
は“−１”を、係数レジスタ３３Ｂには“０”
を、そして係数レジスタ３３Ｃには“１”をセツ
トする。 また、画像記憶装置２０Ａの制御記憶３には先
に挙げた(10)式中の列置換ξを引き起こす制御語列
を、制御記憶５には行置換η_１を引き起こす制御
語列をロードする一方、制御記憶４，６はクリア
する。 同様に、画像記憶装置２０Ｂの制御記憶４には
既述の(11)式中の列置換τを引き起こす制御語列
を、制御記憶６には行置換σを引き起こす制御語
列をロードする一方、制御記憶３，５はクリアす
る。 画像記憶装置２０Ａの計数器２がＦφによりリ
セツトされ、次いでＬφにより計数器２が１にセ
ツトされると共に計数器１がリセツトされた後、
Ｍφで計数器１がセツトされるとき、第１２図に
おける一番左上の画素値Ｐ（１、１）＝０が読み
出され、この値は第８図に示される積和演算器４
０の画素レジスタ３４Ｃにセツトされる。 次のＭφにより、第１２図の一行目二番目の画
素値Ｐ（２、１）＝０が読み出され、この値が第
８図中の画素レジスタ３４Ｃにセツトされると共
に、それまでこの画素レジスタ３４Ｃにセツトさ
れていた上記画素値Ｐ（１、１）＝０は画素レジ
スタ３４Ｂにシフトされる。 同様に、さらに次のＭφにより、第１２図中、
一行目三番目の画素値Ｐ（３、１）＝１が読み出
されると、この値は画素レジスタ３４Ｃに格納さ
れると共に、画素レジスタ３４ＢにはＰ（２、
１）が、そして画素レジスタ３４ＡにはＰ（１、
１）がそれぞれシフトされてセツトされる。した
がつて、このときの画素レジスタ群３４Ａ，３４
Ｂ，３４Ｃの各値を第８図中、左から見れば、
“０、０、１”となる。 画像記憶装置２０Ｂは上記画像記憶装置２０Ａ
と同期して読み出されるが、その画素値はこの時
点では全て“０”であり、したがつて第８図に示
されている中間結果レジスタ３７にセツトされる
値も“０”である。 上記のことから、第３発目のＭφにより、第８
図中の積和演算器４０の各係数レジスタ３３Ａ〜
３３Ｃ、各画素レジスタ３４Ａ〜３４Ｃ、中間結
果レジスタ３７の全てに値が揃うことになり、し
たがつて演算要素３８の出力にはＳ^−１ _１（２、２）
が得られ、この値は画像記憶装置２０Ｂの位置
（２、２）に格納される。 Ｍφが次々に生起するに連れ、画像記憶装置２
０Ａから読み出された画素は画素レジスタ３４Ｃ
に入り、３４Ｂ，３４Ａとシフトした後、消滅し
て行く。 この動きに同期して、上記と同様の積和演算に
より、順次Ｓ^−１ _１（３、２）、Ｓ^−１ _１（４、２）、
……
…Ｓ^−１ _１（511、２）が得られ、画像記憶装置２０
Ｂに格納されて一行分の演算を終える。 次のＬφが生起すると、二行目の演算が行なわ
れ、以下同様に、510発のＬφにより、１フレー
ムの演算が完了する。このようにして画像記憶装
置２０Ｂに格納された演算結果が第１４図に示さ
れるものである。 第二フレームにおいては、第１１図示の係数行
列の二行目（−２、０、２）を積和演算器４０に
セツトする。 画像記憶装置２０Ａには列置換ξ、行置換η_２
を引き起こす制御語列がロードされる。行置換η
_２は先の第一フレームにおける行置換η_１とは異
なり、(10)式に示されていたように、原画像全体を
一行上にシフトして読み出す効果を持つ。 一方、画像記憶装置２０Ｂには第１４図示の中
間結果画像が格納されており、これが中間結果レ
ジスタ３７に次々に読み出される。 第一フレームと同様な動作の後、第１５図に示
される演算結果が画像記憶装置２０Ｂ内に格納さ
れる。 第三フレームにおいては、第１１図示の係数行
列の三行目（−１、０、１）が積和演算器４０に
セツトされ、画像記憶装置２０Ａには原画像全体
を二行上にシフトして読み出す効果を持つ行置換
η_３に対応した制御語列が与えられる。 こうして、この第三フレームの終了後には、先
に第１３図に示した所期の最終結果が得られる。 なお、記憶装置の駆動パルスＭφに対して積和
演算器の演算速度が遅いときは、数フレームをか
けて(9)式の演算を行なえばよい。たとえば、２フ
レーム必要な場合には、(10)式中のξ、(11)式中のτ
は次のように分割される。

【表】 さらに、積和演算器の計算の遅延時間などは、
画像記憶装置の制御記憶への制御語列のロードア
ドレスを適当に調整することによつて補償でき
る。 先に挙げた第７図の応用例も、本発明の重畳積
分計算方式に発展させることができる。その関連
部分の概略図を第１０図に示す。 画像記憶装置２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ
は第７図の画像記憶装置２０_-1，２０_-2，２０
_-3，２０_-4にそれぞれ対応している。正規化回路
４１、積和演算器４０を、第７図の画像演算部３
１の一具体例と考えれば良い。本実施例では、
512×512画素、１画素８ビツトの画像に対して、
最大15×15の係数行列について重量積分を計算す
ることを想定した。このため、最終結果画像とし
ては24ビツト必要であるので、第９図示の第二装
置２０Ｂに対応する中間結果格納用画像記憶装置
として、３台２０Ｂ，２０Ｃ，２０Ｄを直列に結
合して使用している。さらに、24ビツトの固定小
数点データに対する正規化操作を行なう正規化回
路４１を付加してある。正規化計算は(11)式、(12)式
の置換τ、σ、あるいはτ_k、σを用いて実行さ
れる。 以上詳細に説明したように、この発明は、制御
部分に書き替え可能な高速制御記憶を具備し、画
像の列置換、行置換操作が可能な画像記憶装置
と、高速積和演算器とを組合わせて、画像などの
２次元パターンの重量積分を計算するものであ
る。従つて、画像の入力・表示と共通の画像記憶
装置を用いているため、入力装置・表示装置との
整合性がよく、入力画像を直ちに処理したり、計
算過程を表示したりすることができる；また、画
像行列同士の置換操作を考えればよいので、融通
性に富み、プログラミングも比較的容易である；
用いる積和演算器は１次元の積和演算を行なうだ
けで済むので２次元の積和演算器に比べて簡単で
ある；さらに、演算器の計算速度、遅延時間、画
像のサイズなどの差異は、すべて、置換とそれに
対応した制御語列のロード方法で吸収できる；な
ど、本発明は重畳積分を高速で実行する有力な方
式を提供するものである。

【図面の簡単な説明】

第１図は、本発明に用いるに適した画像記憶装
置の一例の概略構成図、第２図は、画像上の座標
系を示した説明図、第３図は、制御記憶の語構成
例を示した説明図、第４図は、画像入力装置の一
例の概略構成図、第５図は、画像表示装置の一例
の概略構成図、第６図は、画像演算装置の一例の
概略構成図、第７図は、画像処理装置への応用例
の概略構成図、第８図は本発明に用いる積和演算
器の概略構成図、第９図は重畳積分計算装置の一
実施例の概略構成図、第１０図は第二の実施例の
概略構成図、である。 図中、３，４，５，６は制御記憶部、１８は画
像記憶部、２０は全体としての画像記憶装置、４
０は積和演算器、第１１図、第１２図、第１３
図、第１４図、そして第１５図は、各々本発明の
重畳積分計算方式の使用の実際を説明するための
説明図、である。

Claims (1)

1. 【特許請求の範囲】 １ 複数行複数列の画素記憶部から成る画像記憶
   部を有し、上記各画素記憶部に対し、選択的に画
   像の書き込み、読み出しをなすためのアドレス指
   定情報を書き替え可能な制御記憶に記憶させ、画
   像の走査信号に同期してそのときどきのアドレス
   指定情報を読み出すことにより画像の列置換、行
   置換を可能とした画像記憶装置を少なくとも第
   一、第二の二つ用い； 係数行列の指定行と上記第一の画像記憶装置か
   らの原画像及び第二の画像記憶装置からの中間結
   果画像を積和演算器にて積和演算させ、その結果
   を新中間結果画像として上記第二の画像記憶装置
   に格納する操作を単位操作とし； 上記係数行列の上記指定行と各画像記憶装置に
   割当てる上記列置換、行置換を変化させて上記単
   位操作を繰返すこと； を特徴とする重畳積分計算方式。