JP2574563B2

JP2574563B2 - フィルタ

Info

Publication number: JP2574563B2
Application number: JP21692391A
Authority: JP
Inventors: 久児玉; 邦年青野; 真木豊蔵; 敏之荒木; 昭彦大谷; 潔岡本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-03
Filing date: 1991-08-28
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: JPH0535865A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理の
フィルタリングを簡易化、高速化するためのハードウェ
アに関するものである。

【０００２】

【従来の技術】ディジタル信号処理においてフィルタリ
ングは、基本となる処理であり、最も多用されるものの
一つである。従来、Ｘ方向にＮ個、Ｙ方向にＭ個のＭ×
Ｎ個のデータを２次元フィルタリングすると、４辺近傍
にあるデータはその周囲にデータがないため、正確なフ
ィルタリングができない。そのため、４辺近傍にあるデ
ータは例外処理して生のデータに置き換えてやる、ある
いは、４辺近傍の不正確なデータは無視する、などしな
ければならないのが一般的であった。そのため例えば画
像データの場合、十分に大きい１画面全体を一様なフィ
ルタリングする際には４辺近傍のデータが視覚に与える
影響は小さいが、画面が小さい場合や、画面が十分に大
きい場合でも図７の様に１画面を複数個のブロックに分
割して、そのブロックごとにフィルタリングする場合に
は、４辺近傍のデータが視覚に与える影響は非常に大き
い。以下、従来のフィルタリングの方法について図５、
図６、図７を参照にしながら説明する。

【０００３】図５は従来のフィルタの構成図、図６は実
行したいフィルタリングの例を６個の１次元データの場
合で示した図、図７は２次元走査の概念図である。図７
に示すように、データがＸ方向に走査され、図５のシフ
トレジスタ１に入力される。各段のレジスタ１ａ、１
ｂ、１ｃの出力は、時間がｔ₀、ｔ₁、ｔ₂、・・・と進
むにつれて、図６の太線で示すように、移っていく。図
５の各段のレジスタ１ａ、１ｂ、１ｃの出力が乗算器２
ａ、２ｂ、２ｃにそれぞれ入力される。乗算器２ａ、２
ｂ、２ｃの出力が加算器３に入力される。加算器３の出
力が除算器６に入力され、畳み込み演算により得たゲイ
ンを除する。得た結果をレジスタ１ｂの出力のデータの
位置に書き込む。Ｘ方向に対する処理が終った後、同様
の処理をＹ方向にも行なうことにより、２次元フィルタ
リングが実行される。図５に示すような従来の構成のフ
ィルタをもちいて、１画面を複数個のブロックに分割し
て、そのブロックごとに２次元フィルタリングする場
合、ブロック内のデータを順次１ラインごとに２次元走
査して入力させると、レジスタ１ｂの出力であるデータ
を中心にフィルタリングすることになるため、１ライン
の両端にあたるデータのいずれか（図６のｄ１、ｄ６）
がレジスタ１ｂの出力になっている場合には、レジスタ
１ａ、又は、レジスタ１ｃの出力がレジスタ１ｂの出力
のデータの隣のデータではなくなるため、正確なフィル
タリングが行なわれたことにならない。従って、図６の
ようにフィルタリングを実行するには、１ラインの両端
にあたるデータｄ１、ｄ６を例外処理して、生のデータ
に置き換えてやる処理がフィルタリングの他に必要とな
る。さらにｄ≠（ａ₁＋ａ₂＋ａ₃）のときは、ｄ１、ｄ
６に（ａ₁＋ａ₂＋ａ₃）／ｄを乗じて置き換えてやる必
要があり、さらに複雑な処理が必要である。

【０００４】

【発明が解決しようとする課題】このように、従来のフ
ィルタでは、最初に１方向についてフィルタリングし、
その後、各ラインの両端にあたるデータを書き換え、次
に、もう１方向についてフィルタリングし、各ラインの
両端にあたるデータを書き換えなければならない。従っ
て、このような従来のフィルタでは多次元フィルタリン
グに複雑な処理と多くの時間が必要である。

【０００５】本発明は、上記課題を解決するもので、デ
ィジタル信号のフィルタリングを簡易化、高速化するこ
とを目的としている。

【０００６】

【課題を解決するための手段】本発明は上述した目的を
達成するために、本発明の請求項１の１次元空間フィル
タは、ｎ個の縦続接続されたレジスタからなるシフトレ
ジスタと、（ｎ＋１）個の乗算器と、１個の加算器と、
検出器と、前記加算器の出力データと第（ｎ＋１）の乗
算器の出力データのどちらか一方を選択して出力する選
択回路と、この選択回路の出力をｄで除算する除算器を
有するフィルタであって、前記シフトレジスタの各段の
レジスタの出力は、それぞれ第１、第２、・・・第ｎの
乗算器により、ａ₁倍、ａ₂倍、・・・ａ_n倍された後、
前記加算器に入力され、前記シフトレジスタの第ｐ段の
レジスタの出力が、第（ｎ＋１）の乗算器により、ａ
_n+1倍される構成をしており、前記検出器は、前記シフ
トレジスタにデータを順次入力した際に、前記シフトレ
ジスタの第ｐ段のレジスタの出力がデータの第１、第
２、・・・第（ｐ−１）番目または第（Ｎ₁＋ｐ−ｎ＋
１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁番目である
ことを検出した後、第Ｎ₁番目のデータの次のデータを
第１番目のデータとして検出を続けるものであり、Ｎ個
のデータを前記シフトレジスタに入力し、前記検出器を
用いて、検出器がデータの第１、第２、・・・第（ｐ−
１）番目または第（Ｎ₁＋ｐ−ｎ＋１）、第（Ｎ₁＋ｐ−
ｎ＋２）、・・・第Ｎ₁番目を検出している時は前記第
（ｎ＋１）の乗算器の出力を前記選択回路から出力し、
それ以外の時は前記加算器の出力を前記選択回路から出
力するように制御し、前記選択回路の出力を前記除算器
によりｄで除算したデータを、フィルタの出力データと
するものである。

【０００７】本発明の請求項２のＭ次元空間フィルタ
は、ｎ個の縦続接続されたレジスタからなるシフトレジ
スタと、（ｎ＋１）個の乗算器と、２個の加算器と、丸
め制御回路と、ｍ個の検出器と、第１の加算器の出力デ
ータと第２の加算器の出力データのどちらか一方を選択
して出力する選択回路と、この選択回路の出力をｄで除
算する除算器を有するフィルタであって、前記シフトレ
ジスタの各段のレジスタの出力は、それぞれ第１、第
２、・・・第ｎの乗算器により、ａ₁倍、ａ₂倍、・・・
ａ_n倍された後、第１の加算器に入力され、前記シフト
レジスタの第ｐ段のレジスタの出力が、第（ｎ＋１）の
乗算器により、ａ_n+1倍された後、第２の加算器に入力
される構成をしており、また、前記丸め制御回路は、丸
め信号を受け取っている時には前記第１、第２の加算器
でｄ／２の丸め値を立てて計算し、丸め信号を受け取っ
ていない時は前記第２の加算器で０を加算するように丸
めを制御するものであり、第１の検出器は、前記シフト
レジスタにデータを順次入力した際に、前記シフトレジ
スタの第ｐ段のレジスタの出力がデータの第１、第２、
・・・第（ｐ−１）番目または第（Ｎ₁＋ｐ−ｎ＋
１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁番目である
ことを検出した後、第Ｎ₁番目のデータの次のデータを
第１番目のデータとして検出を続けるものであり、第
２、第３、・・・第ｍの検出器はそれぞれ前記シフトレ
ジスタにデータを順次入力した際に、前記シフトレジス
タの第ｐ段のレジスタの出力がデータの第１、第２、・
・・第（ｐ−１）番目またはそれぞれ第（Ｎ₂＋ｐ−ｎ
＋１）、第（Ｎ₂＋ｐ−ｎ＋２）、・・・第Ｎ ₂番目、第
（Ｎ₃＋ｐ−ｎ＋１）、第（Ｎ₃＋ｐ−ｎ＋２）、・・・
第Ｎ₃番目、・・・第（Ｎ_m＋ｐ−ｎ＋１）、第（Ｎ_m＋
ｐ−ｎ＋２）、・・・第Ｎ_m番目であることを検出した
後、それぞれ第Ｎ₂、第Ｎ₃、・・・第Ｎ_mのデータの次
のデータを第１番目のデータとして検出を続けるもので
あり、Ｎ個のデータを前記シフトレジスタに入力し、第
ｑの検出器を用いて、検出器がデータの第１、第２、・
・・第（ｐ−１）番目または第（Ｎ_q＋ｐ−ｎ＋１）、
第（Ｎ_q＋ｐ−ｎ＋２）、・・・第Ｎ_q番目を検出してい
る時は前記第２の加算器の出力を前記選択回路から出力
し、それ以外の時は前記第１の加算器の出力データを前
記選択回路から出力するように制御し、前記選択回路の
出力を前記除算器によりｄで除算したデータを、フィル
タの出力データとするものである。

【０００８】本発明の請求項３のＭ次元空間フィルタ
は、ｎ個の縦続接続されたレジスタからなるシフトレジ
スタと、ｎ個の乗算器と、１個の加算器と、丸め制御回
路と、前記加算器の出力をｄで除算する除算器と、ｍ個
の検出器と、（ｎ−１）個の選択回路を有するフィルタ
であって、前記シフトレジスタの第ｐ段を除く各段のレ
ジスタの出力は、それぞれ第１、第２、・・・第（ｎ−
１）の選択回路により、前記シフトレジスタの第ｐ段の
レジスタの出力と選択されて、前記シフトレジスタの第
ｐ段のレジスタの出力と共に、それぞれ第１、第２、・
・・第ｎの乗算器により、ａ₁倍、ａ₂倍、・・・ａ_n倍
された後、前記加算器に入力され、前記加算器の出力を
前記除算器によりｄで除算したデータを、フィルタの出
力データとする構成をしており、第１の検出器は、前記
シフトレジスタにデータを順次入力した際に、前記シフ
トレジスタの第ｐ段のレジスタの出力がデータの第１、
第２、・・・第（ｐ−１）番目または第（Ｎ₁＋ｐ−ｎ
＋１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁番目であ
ることを検出した後、第Ｎ₁番目のデータの次のデータ
を第１番目のデータとして検出を続けるものであり、第
２、第３、・・・第ｍの検出器はそれぞれ前記シフトレ
ジスタにデータを順次入力した際に、前記シフトレジス
タの第ｐ段のレジスタの出力がデータの第１、第２、・
・・第（ｐ−１）番目またはそれぞれ第（Ｎ₂＋ｐ−ｎ
＋１）、第（Ｎ₂＋ｐ−ｎ＋２）、・・・第Ｎ₂番目、第
（Ｎ₃＋ｐ−ｎ＋１）、第（Ｎ₃＋ｐ−ｎ＋２）、・・・
第Ｎ₃番目、・・・第（Ｎ_m＋ｐ−ｎ＋１）、第（Ｎ_m＋
ｐ−ｎ＋２）、・・・第Ｎ_m番目であることを検出した
後、それぞれ第Ｎ₂、第Ｎ₃、・・・第Ｎ_mのデータの次
のデータを第１番目のデータとして検出を続けるもので
あり、前記フィルタがＭ次元目として動作をしていると
きには、丸め信号を入力するように制御し、Ｎ個のデー
タを前記シフトレジスタに入力し、第ｑの検出器を用い
て、検出器がデータの第１、第２、・・・第（ｐ−１）
番目または第（Ｎ_q＋ｐ−ｎ＋１）、第（Ｎ_q＋ｐ−ｎ＋
２）、・・・第Ｎ_q番目を検出している時は前記シフト
レジスタの第ｐ段のレジスタの出力を前記選択回路から
出力し、それ以外の時は前記シフトレジスタの各段のレ
ジスタの出力データを前記選択回路から出力するように
制御し、また、前記丸め制御回路は、丸め信号を受け取
っている時には前記加算器でｄ／２の丸め値を立てて計
算し、丸め信号を受け取っていない時は前記加算器で０
を加算するように丸めを制御するものである。

【０００９】

【作用】本発明は請求項１の構成により、データの書き
換えの特別な処理を必要とせずに、１次元空間フィルタ
リングが可能になるものである。

【００１０】本発明は請求項２、３の構成により、１次
元方向のフィルタリングの後、データの書き換えの特別
な処理を必要とせずに、多種多様な多次元空間フィルタ
リングが可能になるものである。

【００１１】

【実施例】以下、本発明の実施例について図１、図２、
図３、図４を参照しながら説明する。

【００１２】（実施例１）本発明の第１の実施例を図１
に示す。図１は本発明の基本となる１次元フィルタの図
であり、請求項１のｎ＝３、ｐ＝２、ａ_n+1＝ａ₁＋ａ₂
＋ａ₃の場合である。図１において、１は３個の縦続接
続されたレジスタ１ａ、１ｂ、１ｃからなるシフトレジ
スタ、２ａ、２ｂ、２ｃ、２ｄは乗算器、３は加算器、
４は検出器、５はマルチプレクサ、６は除算器である。
図１に示すようにシフトレジスタ１にデータが入力され
る。シフトレジスタ１の各段の出力が乗算器２ａ、２
ｂ、２ｃに入力され、それぞれａ₁倍、ａ₂倍、ａ₃倍さ
れる。乗算器２ａ、２ｂ、２ｃの出力が加算器３に入力
され、加算される。また、レジスタ１ｂの出力が乗算器
２ｄに入力され、（ａ₁＋ａ₂＋ａ₃）倍される。これ
は、加算器３の出力データが畳み込み演算により得たゲ
インを与え、加算器３の出力データと、乗算器２ｄの出
力データの得たゲインを等しくするためである。ａ_n+1
の値を変える事によって、４辺近傍のデータのゲインを
他のフィルタリングされたデータのゲインと差を与える
ことも可能である。検出器４は、レジスタ１ｂの出力の
データが、フィルタに入力されるＮ₁個のデータの第１
番目と第Ｎ₁番目であることを検出し、フィルタに入力
されるＮ₁個のデータが、第１番目か第Ｎ₁番目のデータ
であるとき、乗算器２ｄの出力をマルチプレクサ５から
出力し、それ以外のときは、加算器３の出力をマルチプ
レクサ５から出力する。マルチプレクサ５の出力は、除
算器６に入力され、ｄで除算された後、出力される。ｄ
を自由に設定することにより、フィルタリングされたデ
ータに自由なゲインを得させることができる。また、ａ
₁、ａ₂、ａ₃の値を自由に設定できるようにしておけ
ば、１つのハードウェアで様々なフィルタリングが可能
になる。

【００１３】（実施例２）本発明第２の実施例を図２に
示す。図２は図１に示した１次元フィルタを用いた、２
次元空間フィルタの図であり、請求項２のｎ＝３、ｍ＝
２、ｐ＝２、Ｍ＝２の場合である。図２において、７は
丸め制御回路、１０はフィルタ部、１１はバッファメモ
リである。図２に示すように、フィルタ部１０の構成
は、図１の構成に第２の加算器３ｂと、第２の検出器４
ｂと、丸め制御回路７が加わったものである。第２の検
出器４ｂはレジスタ１ｂの出力のデータが、フィルタに
入力されるデータの第１番目と第Ｎ₂番目であることを
検出し、Ｘ方向のフィルタリングの際には、第１の検出
器４ａによりマルチプレクサ５を制御すると共に除算器
６をｄ＝１としてフィルタリングを行ない、Ｙ方向のフ
ィルタリングの際には、第２の検出器４ｂによりマルチ
プレクサ５を制御すると共に除算器６をｄ＝（ａ ₁＋ａ₂
＋ａ₃）²としてフィルタリングを行なう。ここでｄをＸ
方向、Ｙ方向で使い分けているのは、ｄ＝（ａ₁＋ａ₂＋
ａ₃）としてＸ方向、Ｙ方向のフィルタリングを実行し
てもよいが、除算する際に誤差が生じるので、Ｘ方向の
フィルタリングの際には、除算を行なわず、Ｙ方向のフ
ィルタリングの際にまとめてゲインを除することによ
り、演算による誤差を小さくし、精度を高めることが可
能となる。

【００１４】さらに、Ｙ方向のフィルタリングの際に除
算する値に丸め値を加えておけば、フィルタリング結果
の精度をより高めることが可能となる。これを実現する
ために、（ａ₁＋ａ₂＋ａ₃）²／２の丸め値を含んだ加算
が実行できる加算器３ａ、３ｂが組み込まれている。即
ち、Ｙ方向のフィルタリングの際に丸め信号を与えてや
ることにより、丸め制御回路７は、加算器３ａを、Ｘ方
向のフィルタリングの際には丸め値を含まずに加算し、
Ｙ方向のフィルタリングの際に（ａ₁＋ａ₂＋ａ ₃）²／２
の丸め値を含んだ加算を行なう様に制御し、加算器３ｂ
を、Ｘ方向のフィルタリングの際には０を加算し、Ｙ方
向のフィルタリングの際に（ａ₁＋ａ₂＋ａ₃）²／２の丸
め値を加算する様制御する。また、ｄ≠（ａ₁＋ａ₂＋ａ
₃）²の値にしてフィルタリングの結果に重みを付けて出
力することも可能である。この時には、丸め値をｄ／２
にして演算させてやればよい。さらに、４辺の画素に対
して、ａ_n+1＝ａ₁＋ａ₂＋ａ₃にして演算すれば、他の画
素と同じ重みが付けられる。バッファメモリ１１には、
Ｘ方向にＮ₁個、Ｙ方向にＮ₂個のＮ₁×Ｎ₂個のデータが
入っている。このデータに２次元空間フィルタリング
を、最初にＸ方向、次にＹ方向にフィルタリングする場
合、図７に示すように、Ｘ方向にＮ₁個のデータライン
に沿ってＮ₂本のラインが連続に２次元走査されてバッ
ファメモリ１１から出力され、フィルタ部１０に入力さ
れる。フィルタ部１０からの出力は、図７に示すよう
に、レジスタ１ｂの出力のデータの位置にバッファメモ
リ１１に一旦取り入れられ、図６、図７に示すように、
レジスタ１ｂの出力のデータの位置に相当する位置に書
き込まれる。Ｘ方向のフィルタリング終了後、同様にＹ
方向についてフィルタリングを行なうことにより、２次
元空間フィルタリングが行なわれたことになる。

【００１５】（実施例３）本発明の第３の実施例を、図
３に示す。図３は請求項２のｎ＝３、ｍ＝１、ｐ＝２、
ａ₁＝１、ａ₂＝２、ａ₃＝１、ａ₄＝４、Ｍ＝２、Ｎ₁＝
Ｎ₂としたときの例で、いわゆる１−２−１フィルタの
図である。ａ₁、ａ₂、ａ₃、ａ₄、ｄが、それぞれ２の冪
乗であるとき、乗算器、除算器は、それぞれシフタに置
き換えることができる。また、Ｘ方向、Ｙ方向のデータ
の数が同じ、即ち、Ｎ₁＝Ｎ₂のときには、第２の検出器
４ｂは第１の検出器４ａで代用できる。従って図３にお
いて、ａ₁＝ａ₃＝１より乗算器２ａ、２ｃは不要とな
り、ａ₂＝２より乗算器２ｂは、左に１ビットシフトす
るシフタ８ｂに、ａ₄＝４より乗算器２ｄは、左に２ビ
ットシフトするシフタ８ｄに、（ａ₁＋ａ₂＋ａ₃）²＝１
６より除算器６は、右に４ビット、又は、０ビットシフ
トするバレルシフタ９にそれぞれ置き換えられている。
右４ビットシフトは、図２の除算器６をｄ＝（ａ₁＋ａ₂
＋ａ₃）²にしたことに相当し、０ビットシフトは、図２
の除算器６をｄ＝１にしたことに相当する。即ち、この
フィルタによるフィルタリング結果の重みは、フィルタ
リング前のデータと同じとなる。また、Ｎ₁＝Ｎ₂のた
め、第２の検出器４ｂは第１の検出器４ａで代用できる
ので、第２の検出器４ｂは、取り除かれている。丸め信
号を図２と同様に与えてやる、つまりＹ方向のフィルタ
リング時に丸め値＝８を加算器３ａ、３ｂに与える。こ
の構成を持つフィルタに、図２と同様にデータを入力し
てやれば、いわゆる１−２−１の２次元空間フィルタリ
ングが実行できる。

【００１６】（実施例４）本発明の第４の実施例を図４
に示す。図４は請求項３のｎ＝３、ｍ＝２、ｐ＝２、Ｍ
＝２としたときの例である。図４において、５ａ、５ｂ
はマルチプレクサであり、レジスタ１ｂの出力とレジス
タ１ａ、又はレジスタ１ｃの出力のいずれかを乗算器２
ａ、又は乗算器２ｃに出力する。マルチプレクサ５ａ、
５ｂの制御は以下のとおりである。第１または第２の検
出器４ａ,４ｂが、レジスタ１ｂの出力がデータ列の第
１番目あるいは第Ｎ₁番目または第Ｎ₂番目であることを
検出したときにレジスタ１ｂの出力を出力し、それ以外
の時はレジスタ１ａ、又はレジスタ１ｃの出力を出力す
るように制御する。丸め値の制御は一番最後の方向、つ
まりＹ方向のフィルタリング時に、丸め値＝（ａ₁＋ａ₂
＋ａ₃）²／２を加算器３ａに与える。一般に、一番最後
の方向のフィルタリング時に丸め値を加えて、ゲインを
除すれば、フィルタリングの結果の精度が高くなる。し
かし、データ幅の関係などからどうしても途中の方向の
フィルタリングの段階でゲインを除してやらねばならな
い場合もあるが、こういった場合でも、出来るだけゲイ
ンを除する回数を減らし、後の方向で行うようにすれば
より精度が高くなる。図４に示した構成を持つフィルタ
に、図２と同様にデータを入力してやれば、図２に示し
たフィルタでａ₄＝ａ₁＋ａ₂＋ａ₃としたときと同じ結果
が得られ、乗算器２ｄと加算器３ｂは不要となる。但
し、図２に示したフィルタに比べ、マルチプレクサが１
つ増えるので、どちらの構成によるフィルタが回路規模
として小さくなるかは、実行したいフィルタリングによ
る。しかし、図２のフィルタでａ₄＝ａ₁＋ａ₂＋ａ₃で、
かつ、ａ₄が２の冪乗でない場合には乗算器２ｄを置き
換えれないので、こういった場合には回路規模を小さく
出来る。また、図２のフィルタでは４辺の画素に対し
て、他の画素とは異なる重みを与えることが出来たが、
この図４のフィルタでは、４辺の画素も他の画素と同じ
重みしか、付けることが出来ない。

【００１７】

【発明の効果】以上の実施例から明らかなように、本発
明によれば、検出器を備えていることにより、検出器で
マルチプレクサを切り替えることで、データラインの両
端のデータをフィルタリング後のデータラインの両端に
出力できるので、データを置き換える処理が不要なので
高速化が、あるいは、４辺の誤データを無視することな
く正確、かつ容易に精度の高い２次元空間フィルタリン
グが可能となり、さらに多次元のフィルタにも同様の構
成を利用することで応用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のフィルタのアーキテク
チャを示す図

【図２】本発明の第２の実施例のフィルタのアーキテク
チャを示す図

【図３】本発明の第３の実施例のフィルタのアーキテク
チャを示す図

【図４】本発明の第４の実施例のフィルタのアーキテク
チャを示す図

【図５】従来のフィルタのアーキテクチャを示す図

【図６】実行したい１次元フィルタの入力と結果の関係
を示す図

【図７】ブロック分割のフィルタリングと２次元走査の
概念図

【符号の説明】

１シフトレジスタ１ａ〜１ｃレジスタ２乗算器３加算器４検出器５マルチプレクサ６除算器７丸め制御回路８シフタ９バレルシフタ１０フィルタ部１１バッファメモリ６１シフトレジスタ１の出力６２レジスタ１ａの出力６３レジスタ１ｂの出力６４レジスタ１ｃの出力６５フィルタへの入力６６フィルタリングの結果７１フレーム７２ブロック７３対象ブロック７４シフトレジスタ出力画素７５Ｘ方向走査７６Ｙ方向走査７７２次元フィルタリング結果

───────────────────────────────────────────────────── フロントページの続き (72)発明者荒木敏之大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者大谷昭彦大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者岡本潔大阪府門真市大字門真1006番地松下電器産業株式会社内 (56)参考文献特開平４−199378（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ｎ個の縦続接続されたレジスタからなるシ
フトレジスタと、（ｎ＋１）個の乗算器と、１個の加算
器と、検出器と、前記加算器の出力データと第（ｎ＋
１）の乗算器の出力データのどちらか一方を選択して出
力する選択回路と、この選択回路の出力をｄで除算する
除算器を有するフィルタであって、前記シフトレジスタ
の各段のレジスタの出力は、それぞれ第１、第２、・・
・第ｎの乗算器により、ａ₁倍、ａ₂倍、・・・ａ_n倍さ
れた後、前記加算器に入力され、前記シフトレジスタの
第ｐ段のレジスタの出力が、第（ｎ＋１）の乗算器によ
り、ａ_n+1倍される構成をしており、前記検出器は、前
記シフトレジスタにデータを順次入力した際に、前記シ
フトレジスタの第ｐ段のレジスタの出力がデータの第
１、第２、・・・第（ｐ−１）番目または第（Ｎ₁＋ｐ
−ｎ＋１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁番目
であることを検出した後、第Ｎ₁番目のデータの次のデ
ータを第１番目のデータとして検出を続けるものであ
り、Ｎ個のデータを前記シフトレジスタに入力し、前記
検出器を用いて、検出器がデータの第１、第２、・・・
第（ｐ−１）番目または第（Ｎ₁＋ｐ−ｎ＋１）、第
（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁番目を検出している
時は前記第（ｎ＋１）の乗算器の出力を前記選択回路か
ら出力し、それ以外の時は前記加算器の出力を前記選択
回路から出力するように制御し、前記選択回路の出力を
前記除算器によりｄで除算したデータを、フィルタの出
力データとする事を特徴とする１次元空間フィルタ。
【請求項２】ｎ個の縦続接続されたレジスタからなるシ
フトレジスタと、（ｎ＋１）個の乗算器と、２個の加算
器と、丸め制御回路と、ｍ個の検出器と、第１の加算器
の出力データと第２の加算器の出力データのどちらか一
方を選択して出力する選択回路と、この選択回路の出力
をｄで除算する除算器を有するフィルタであって、前記
シフトレジスタの各段のレジスタの出力は、それぞれ第
１、第２、・・・第ｎの乗算器により、ａ₁倍、ａ₂倍、
・・・ａ_n倍された後、第１の加算器に入力され、前記
シフトレジスタの第ｐ段のレジスタの出力が、第（ｎ＋
１）の乗算器により、ａ_n+1倍された後、第２の加算器
に入力される構成をしており、また、前記丸め制御回路
は、丸め信号を受け取っている時には前記第１、第２の
加算器でｄ／２の丸め値を立てて計算し、丸め信号を受
け取っていない時は前記第１、第２の加算器で０を加算
するように丸めを制御するものであり、第１の検出器
は、前記シフトレジスタにデータを順次入力した際に、
前記シフトレジスタの第ｐ段のレジスタの出力がデータ
の第１、第２、・・・第（ｐ−１）番目または第（Ｎ₁
＋ｐ−ｎ＋１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁
番目であることを検出した後、第Ｎ₁番目のデータの次
のデータを第１番目のデータとして検出を続けるもので
あり、第２、第３、・・・第ｍの検出器はそれぞれ前記
シフトレジスタにデータを順次入力した際に、前記シフ
トレジスタの第ｐ段のレジスタの出力がデータの第１、
第２、・・・第（ｐ−１）番目またはそれぞれ第（Ｎ₂
＋ｐ−ｎ＋１）、第（Ｎ₂＋ｐ−ｎ＋２）、・・・第Ｎ₂
番目、第（Ｎ₃＋ｐ−ｎ＋１）、第（Ｎ₃＋ｐ−ｎ＋
２）、・・・第Ｎ₃番目、・・・第（Ｎ_m＋ｐ−ｎ＋
１）、第（Ｎ_m＋ｐ−ｎ＋２）、・・・第Ｎ_m番目である
ことを検出した後、それぞれ第Ｎ₂、第Ｎ₃、・・・第Ｎ
_mのデータの次のデータを第１番目のデータとして検出
を続けるものであり、前記フィルタがＭ次元目として動作をしているときに
は、丸め信号を入力するように制御し、Ｎ個のデータを前記シフトレジスタに入力し、第ｑの検
出器を用いて、検出器がデータの第１、第２、・・・第
（ｐ−１）番目または第（Ｎ_q＋ｐ−ｎ＋１）、第（Ｎ_q
＋ｐ−ｎ＋２）、・・・第Ｎ_q番目を検出している時は
前記第２の加算器の出力を前記選択回路から出力し、そ
れ以外の時は前記第１の加算器の出力データを前記選択
回路から出力するように制御し、前記選択回路の出力を
前記除算器によりｄで除算したデータを、フィルタの出
力データとする事を特徴とするＭ次元空間フィルタ。
【請求項３】ｎ個の縦続接続されたレジスタからなるシ
フトレジスタと、ｎ個の乗算器と、１個の加算器と、丸
め制御回路と、前記加算器の出力をｄで除算する除算器
と、ｍ個の検出器と、（ｎ−１）個の選択回路を有する
フィルタであって、前記シフトレジスタの第ｐ段を除く
各段のレジスタの出力は、それぞれ第１、第２、・・・
第（ｎ−１）の選択回路により、前記シフトレジスタの
第ｐ段のレジスタの出力と選択されて、前記シフトレジ
スタの第ｐ段のレジスタの出力と共に、それぞれ第１、
第２、・・・第ｎの乗算器により、ａ₁倍、ａ₂倍、・・
・ａ_n倍された後、前記加算器に入力され、前記加算器
の出力を前記除算器によりｄで除算したデータを、フィ
ルタの出力データとする構成をしており、第１の検出器
は、前記シフトレジスタにデータを順次入力した際に、
前記シフトレジスタの第ｐ段のレジスタの出力がデータ
の第１、第２、・・・第（ｐ−１）番目または第（Ｎ₁
＋ｐ−ｎ＋１）、第（Ｎ₁＋ｐ−ｎ＋２）、・・・第Ｎ₁
番目であることを検出した後、第Ｎ₁番目のデータの次
のデータを第１番目のデータとして検出を続けるもので
あり、第２、第３、・・・第ｍの検出器はそれぞれ前記
シフトレジスタにデータを順次入力した際に、前記シフ
トレジスタの第ｐ段のレジスタの出力がデータの第１、
第２、・・・第（ｐ−１）番目またはそれぞれ第（Ｎ₂
＋ｐ−ｎ＋１）、第（Ｎ₂＋ｐ−ｎ＋２）、・・・第Ｎ₂
番目、第（Ｎ₃＋ｐ−ｎ＋１）、第（Ｎ₃＋ｐ−ｎ＋
２）、・・・第Ｎ₃番目、・・・第（Ｎ_m＋ｐ−ｎ＋
１）、第（Ｎ_m＋ｐ−ｎ＋２）、・・・第Ｎ_m番目である
ことを検出した後、それぞれ第Ｎ₂、第Ｎ₃、・・・第Ｎ
_mのデータの次のデータを第１番目のデータとして検出
を続けるものであり、前記フィルタがＭ次元目として動作をしているときに
は、丸め信号を入力するように制御し、Ｎ個のデータを前記シフトレジスタに入力し、第ｑの検
出器を用いて、検出器がデータの第１、第２、・・・第
（ｐ−１）番目または第（Ｎ_q＋ｐ−ｎ＋１）、第（Ｎ_q
＋ｐ−ｎ＋２）、・・・第Ｎ_q番目を検出している時は
前記シフトレジスタの第ｐ段のレジスタの出力を前記選
択回路から出力し、それ以外の時は前記シフトレジスタ
の各段のレジスタの出力データを前記選択回路から出力
するように制御し、また、前記丸め制御回路は、丸め信
号を受け取っている時には前記加算器でｄ／２の丸め値
を立てて計算し、丸め信号を受け取っていない時は前記
加算器で０を加算するように丸めを制御する事を特徴と
するＭ次元空間フィルタ。