JP2558952B2 - 固定小数点型デジタル信号処理装置 - Google Patents
固定小数点型デジタル信号処理装置Info
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- JP2558952B2 JP2558952B2 JP2328674A JP32867490A JP2558952B2 JP 2558952 B2 JP2558952 B2 JP 2558952B2 JP 2328674 A JP2328674 A JP 2328674A JP 32867490 A JP32867490 A JP 32867490A JP 2558952 B2 JP2558952 B2 JP 2558952B2
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- Japan
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- data
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- digital signal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル音声処理、デジタルフィルタ、デ
ジタル画像処理等に利用する固定小数点演算型デジタル
信号処理装置に関し、詳細には、データメモリの最大精
度でブロックデータをデータメモリに格納し、データメ
モリにおけるデータビット長を長くする場合におけるメ
モリ容量の増加を伴うことなくブロックデータの精度の
劣化を低減することができる固定小数点演算型デジタル
信号処理装置に関する。
ジタル画像処理等に利用する固定小数点演算型デジタル
信号処理装置に関し、詳細には、データメモリの最大精
度でブロックデータをデータメモリに格納し、データメ
モリにおけるデータビット長を長くする場合におけるメ
モリ容量の増加を伴うことなくブロックデータの精度の
劣化を低減することができる固定小数点演算型デジタル
信号処理装置に関する。
従来の技術 第２図は、従来の固定小数点型デジタル信号処理装置
の構成を示している。
の構成を示している。
第２図において、１はデータメモリ、２はデータバ
ス、３は乗算器、４は演算ユニット（ALU）、５はレジ
スタである。
ス、３は乗算器、４は演算ユニット（ALU）、５はレジ
スタである。
次に上記従来例の動作について説明する。
第２図において、データメモリ１またはレジスタ５内
のデータがデータバス２を通じて、乗算器３あるいは演
算ユニット（ALU）４に入力される。乗算器３および演
算ユニット４は乗算および、その他の所望の演算を行な
い、演算結果がレジスタ５を通じてデータメモリ１に格
納される。このように上記従来の固定小数点型デジタル
信号処理装置でも、一連の動作が予め定めた手順に従っ
て繰り返し行われることで、所定のデータ処理を行うこ
とができる。
のデータがデータバス２を通じて、乗算器３あるいは演
算ユニット（ALU）４に入力される。乗算器３および演
算ユニット４は乗算および、その他の所望の演算を行な
い、演算結果がレジスタ５を通じてデータメモリ１に格
納される。このように上記従来の固定小数点型デジタル
信号処理装置でも、一連の動作が予め定めた手順に従っ
て繰り返し行われることで、所定のデータ処理を行うこ
とができる。
発明が解決しようとする課題 しかしながら、上記従来の固定小数点演算型のデジタ
ル信号処理装置では、演算精度、すなわち、乗算器３や
演算ユニット４の出力データのビット長に比べて、デー
タメモリ１のデータビット長であるデータ精度が低い
（ビット長が短い）処理を行う構成の装置が用いられる
ことがある。この場合、同一種類の複数個のデータ（以
下、ブロックデータという）の演算時に、演算結果デー
タをデータメモリ１に格納するデータ精度が劣化してし
まうという問題があった。
ル信号処理装置では、演算精度、すなわち、乗算器３や
演算ユニット４の出力データのビット長に比べて、デー
タメモリ１のデータビット長であるデータ精度が低い
（ビット長が短い）処理を行う構成の装置が用いられる
ことがある。この場合、同一種類の複数個のデータ（以
下、ブロックデータという）の演算時に、演算結果デー
タをデータメモリ１に格納するデータ精度が劣化してし
まうという問題があった。
本発明は、このような従来の問題を解決するものであ
り、データメモリにおけるデータビット長を長くする場
合におけるメモリ容量の増加を伴うことなくブロックデ
ータの精度の劣化を抑制することができる優れた固定小
数点型デジタル信号処理装置を提供することを目的とす
るものである。
り、データメモリにおけるデータビット長を長くする場
合におけるメモリ容量の増加を伴うことなくブロックデ
ータの精度の劣化を抑制することができる優れた固定小
数点型デジタル信号処理装置を提供することを目的とす
るものである。
課題を解決するための手段 本発明は上記目的を達成するために、ブロックデータ
の演算時に、演算ユニットの出力データである演算結果
データを精度劣化なく複数個蓄えるデータバッファと、
その複数個の演算結果データのブロック単位の正規化シ
フト数を検出する正規化シフト数検出器と、データバッ
ファ内のデータを正規化シフト数検出器で得られたシフ
ト数で順次左シフトして精度を上げデータメモリに格納
するデータシフト器とを備えたものである。
の演算時に、演算ユニットの出力データである演算結果
データを精度劣化なく複数個蓄えるデータバッファと、
その複数個の演算結果データのブロック単位の正規化シ
フト数を検出する正規化シフト数検出器と、データバッ
ファ内のデータを正規化シフト数検出器で得られたシフ
ト数で順次左シフトして精度を上げデータメモリに格納
するデータシフト器とを備えたものである。
作用 したがって、本発明の固定小数点型デジタル信号処理
装置によれば、下記の作用を有する。すなわち、ブロッ
クデータの演算時に、演算ユニットの出力データである
演算結果データを、精度が劣化することなくデータバッ
ファに一時的に蓄え、同時に正規化シフト数検出器によ
ってブロック単位の正規化シフト数を検出し、そのシフ
ト数でデータバッファに蓄えられている演算結果データ
を順次データシフト器を通して左シフトして精度を上げ
た後、データメモリに正規化シフト数と共に格納する。
この際、データメモリの最大精度でブロックデータをデ
ータメモリに格納することができ、データメモリにおけ
るデータビット長を長くする場合におけるメモリ容量の
増大を伴うことなくブロックデータの精度の劣化を低減
することができるという作用を有する。
装置によれば、下記の作用を有する。すなわち、ブロッ
クデータの演算時に、演算ユニットの出力データである
演算結果データを、精度が劣化することなくデータバッ
ファに一時的に蓄え、同時に正規化シフト数検出器によ
ってブロック単位の正規化シフト数を検出し、そのシフ
ト数でデータバッファに蓄えられている演算結果データ
を順次データシフト器を通して左シフトして精度を上げ
た後、データメモリに正規化シフト数と共に格納する。
この際、データメモリの最大精度でブロックデータをデ
ータメモリに格納することができ、データメモリにおけ
るデータビット長を長くする場合におけるメモリ容量の
増大を伴うことなくブロックデータの精度の劣化を低減
することができるという作用を有する。
実施例 第１図は本発明の一実施例の構成を示すものである。
第１図において、11はデータメモリであり、15はレジ
スタである。12はデータバスであり、データメモリ11と
レジスタ15とに接続されている。13は乗算器であり、そ
の入力側がデータバス12に接続されている。14は演算ユ
ニット（ALU）であり、乗算器13の出力側とデータバス1
2とレジスタ15とに接続されている。17はデータバッフ
ァであり、複数のデータエリアBUF（１）〜BUF（Ｎ）に
演算ユニット14から出力される複数の演算結果データを
一時的に蓄えるものである。16は正規化シフト数検出器
であり、上記複数の演算結果データのそれぞれについて
の正規化シフト数を検出してデータシフト器18およびデ
ータメモリ11に供給するものである。このデータシフト
器18は供給された正規化シフト数に基づき上記演算結果
データを左シフトして上記データメモリに供給するもの
である。
スタである。12はデータバスであり、データメモリ11と
レジスタ15とに接続されている。13は乗算器であり、そ
の入力側がデータバス12に接続されている。14は演算ユ
ニット（ALU）であり、乗算器13の出力側とデータバス1
2とレジスタ15とに接続されている。17はデータバッフ
ァであり、複数のデータエリアBUF（１）〜BUF（Ｎ）に
演算ユニット14から出力される複数の演算結果データを
一時的に蓄えるものである。16は正規化シフト数検出器
であり、上記複数の演算結果データのそれぞれについて
の正規化シフト数を検出してデータシフト器18およびデ
ータメモリ11に供給するものである。このデータシフト
器18は供給された正規化シフト数に基づき上記演算結果
データを左シフトして上記データメモリに供給するもの
である。
次に上記実施例の動作について説明する。
第１図において、Ｎ個からなるブロックデータの演算
時に、乗算器13および演算ユニット14によるＮ個の演算
結果を演算精度（ビット長）と同一の精度（ビット長）
を有するデータバッファ17のデータエリアBUF（１）〜B
FU（Ｎ）に精度の劣化なく蓄える。Ｎ個の演算結果デー
タをデータバッファ17に蓄え終わると同時に、正規化シ
フト数検出器16により、Ｎ個からなるブロックデータの
ブロック単位の正規化シフト数を検出する。そして正規
化シフト数を検出後、データシフト器18は、データバッ
ファ17において蓄えられている演算結果データをデータ
エリアBUF（１）〜BUF（Ｎ）から、順次、読出して正規
化シフト数検出器16よりの正規化シフト数だけ演算結果
データを左シフトしてデータメモリ11に格納する。ま
た、同時に正規化シフト数も正規化シフト数検出器16に
よりデータメモリ11に格納される。
時に、乗算器13および演算ユニット14によるＮ個の演算
結果を演算精度（ビット長）と同一の精度（ビット長）
を有するデータバッファ17のデータエリアBUF（１）〜B
FU（Ｎ）に精度の劣化なく蓄える。Ｎ個の演算結果デー
タをデータバッファ17に蓄え終わると同時に、正規化シ
フト数検出器16により、Ｎ個からなるブロックデータの
ブロック単位の正規化シフト数を検出する。そして正規
化シフト数を検出後、データシフト器18は、データバッ
ファ17において蓄えられている演算結果データをデータ
エリアBUF（１）〜BUF（Ｎ）から、順次、読出して正規
化シフト数検出器16よりの正規化シフト数だけ演算結果
データを左シフトしてデータメモリ11に格納する。ま
た、同時に正規化シフト数も正規化シフト数検出器16に
よりデータメモリ11に格納される。
このように、上記実施例によればブロックデータの演
算時、演算結果のブロックデータをデータバッファ17に
精度の劣化なく一時的に蓄え、データシフト器18を通じ
て、正規化シフト数検出器16で得られたシフト数だけデ
ータを左シフトすることにより、データメモリ11の有す
る最高精度でデータを格納することができ、データメモ
リ11の精度（データビット長）を高く（長くする）する
場合におけるメモリ容量の増加を伴うことなくブロック
データの精度の劣化を低減することができるものとな
る。
算時、演算結果のブロックデータをデータバッファ17に
精度の劣化なく一時的に蓄え、データシフト器18を通じ
て、正規化シフト数検出器16で得られたシフト数だけデ
ータを左シフトすることにより、データメモリ11の有す
る最高精度でデータを格納することができ、データメモ
リ11の精度（データビット長）を高く（長くする）する
場合におけるメモリ容量の増加を伴うことなくブロック
データの精度の劣化を低減することができるものとな
る。
発明の効果 本発明は上記実施例より明らかなように、ブロックデ
ータの演算時に、演算ユニットの出力データである演算
結果データを、精度が劣化することなく一時的にデータ
バッファに蓄え、同時に得られるブロック単位の正規化
シフト数で、データバッファ内のデータを順次左シフト
してデータメモリに格納するようにしている。このた
め、データメモリの有する最大精度でデータを格納する
ことができ、データメモリにおけるデータビット長が長
くなる場合におけるメモリ容量の増加を伴うことなくブ
ロックデータの精度の劣化を低減することができるとい
う効果を有する。
ータの演算時に、演算ユニットの出力データである演算
結果データを、精度が劣化することなく一時的にデータ
バッファに蓄え、同時に得られるブロック単位の正規化
シフト数で、データバッファ内のデータを順次左シフト
してデータメモリに格納するようにしている。このた
め、データメモリの有する最大精度でデータを格納する
ことができ、データメモリにおけるデータビット長が長
くなる場合におけるメモリ容量の増加を伴うことなくブ
ロックデータの精度の劣化を低減することができるとい
う効果を有する。
第１図は本発明の固定小数点型デジタル信号処理装置に
おける一実施例の構成を示す概略ブロック図、第２図は
固定小数点型デジタル信号処理装置の構成を示す概略ブ
ロック図である。 11……データメモリ、12……データバス、13……乗算
器、14……演算ユニット（ALU）、15……レジスタ、16
……正規化シフト数検出器、17……データバッファ、18
……データシフト器。
おける一実施例の構成を示す概略ブロック図、第２図は
固定小数点型デジタル信号処理装置の構成を示す概略ブ
ロック図である。 11……データメモリ、12……データバス、13……乗算
器、14……演算ユニット（ALU）、15……レジスタ、16
……正規化シフト数検出器、17……データバッファ、18
……データシフト器。
Claims (1)
- 【請求項１】データを格納するためのデータメモリと、 情報を記憶するレジスタと、 上記データメモリと上記レジスタが接続されるデータバ
スと、 このデータバスに入力側を接続した乗算器と、 この乗算器の出力側と上記データバスとが入力側に接続
され、出力側が上記レジスタに接続される演算ユニット
と、 この演算ユニットから出力される複数の演算結果データ
を、一時的に蓄える複数のデータエリアを有するデータ
バッファと、 上記複数の夫々の演算結果データの正規化シフト数を検
出するとともに上記データメモリに供給する正規化シフ
ト数検出器と、 検出された正規化シフト数に基づき上記演算結果データ
を左シフトして上記データメモリに供給するデータシフ
ト器と を備えることを特徴とする固定小数点型デジタル信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328674A JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328674A JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195334A JPH04195334A (ja) | 1992-07-15 |
| JP2558952B2 true JP2558952B2 (ja) | 1996-11-27 |
Family
ID=18212898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328674A Expired - Fee Related JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9519457B2 (en) | 2011-05-16 | 2016-12-13 | Nec Corporation | Arithmetic processing apparatus and an arithmetic processing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615535B2 (ja) * | 1974-12-03 | 1981-04-10 | ||
| JPH0216632A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 固定小数点数−浮動小数点数変換回路 |
-
1990
- 1990-11-27 JP JP2328674A patent/JP2558952B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04195334A (ja) | 1992-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |