JP2928566B2

JP2928566B2 - オペランド読み出し装置

Info

Publication number: JP2928566B2
Application number: JP32141489A
Authority: JP
Inventors: 亨庄内; 洋一新谷; 栄樹釜田; 潔井上; 清治長井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-13
Filing date: 1989-12-13
Publication date: 1999-08-03
Anticipated expiration: 2014-08-03
Also published as: JPH03184142A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリ上にあるオペランドを読み出して演
算を行うデータ処理装置におけるオペランド読み出し装
置に関する。

〔従来の技術〕

従来、メモリ装置より読み出されたデータブロックを
所定位置に位置づけするアライメント機構を有するデー
タ処理システムの例は、例えば特開昭53−91433号公報
に記述されている。このようなデータ処理システムにお
いては、アドレスがバイトアドレスであり、メモリの参
照が８バイト単位、また、演算装置による処理も最大８
バイト単位で行われるアライメント機構を有する。

このデータ処理システムのアライメント機構では、オ
ペランドが８バイト境界（隣り合う８バイトブロツクの
境界）にまたがつた場合でも、１回のメモリ参照により
連続した２つの８バイトブロツク（メモリ上のアドレス
が８の倍数から始まる連続した８バイトの領域で、メモ
リ参照が行われる単位のブロツク）を読み出し、読み出
したデータブロツクの位置決めを行い、所定の８バイト
のデータブロツクに整合する機能を行う。このように、
演算装置による処理は８バイト単位で行われるため、読
み出した16バイトのデータのうち少なくとも半分は処理
されずに捨てられることになる。

８バイトを超えるような一連の長いオペランドを有す
る命令の処理にあたつても、演算装置では８バイトずつ
演算が行われるため、メモリ装置からは演算装置で処理
される１つの８バイトデータについて、16バイトずつ読
み出しが行われる。この場合、命令処理ではオペランド
の参照を、アドレスの小さい方から参照するとして、命
令の処理で参照するアドレスは８バイトずつしか増加し
ない。このため、結局、一連のオペランドの両端の属す
る８バイトブロツクを除く中間の８バイドブロツクは２
度ずつ読み出しが行われることになる。

すなわち、１命令あたりの平均メモリ参照量が、アラ
イメント機構を有しないデータ処理システムに比較し
て、非常に大きくなつてしまう。このため、単位メモリ
スループツト当りの性能はアライメント機構を有する情
報処理装置の方が悪くなる可能性がある。

これに対して、特開昭58−149548号，特開昭60−4113
7号，特願昭63−223435号では、上記欠点の対策とし
て、アライメント機構を有し、しかも長いオペランドの
読み出しにおいては、メモリ参照量がアライメント機構
を有する従来のメモリ制御装置より小さいようなメモリ
制御方式を提案している。

以下、従来技術の一例を図面を用いて具体的に説明す
る。この例は特願昭63−223435号に基づいている。

第７図は上記従来例にかかるメモリ制御装置の要部の
構成を示すブロツク図である。第７図において、データ
は８バイトずつブロツク分けされ、偶数番目の８バイト
ブロツクは全てメモリ13に記憶され、奇数番目の８バイ
トブロツクは全てメモリ14に記憶されている。メモリ1
3,14の参照に必要なアドレスはオペランド読み出し制御
装置10からアドレス線10a,10bによつてそれぞれ専用の
アドレスレジスタ11,12内に格納され、アドレス線11a,1
2bにて供給される。メモリ13から読み出された８バイト
のデータは、データ線13aによつて、８バイトのメモリ
読み出しデータレジスタ（MDR）15とセレクタ17に入力
される。

また、メモリ14から読み出されたデータは、データ線
14aによつて８バイトのメモリ読み出しデータレジスタ
（MDR）16とセレクタ18に入力される。

MDR15,16にデータをセツトするタイミング信号は、オ
ペランド読み出し制御装置10の制御信号線10c,10dから
出力される。セレクタ17はデータ線13aとデータ線15aと
の選択を行い、また、セレクタ18はデータ線14aとデー
タ線16aの選択を行う。

オペランド読み出し制御装置10の制御信号線10e,10f
がセレクタ17,18を制御する。セレクタ17,18の出力デー
タ線17a,18aはそれぞれ８バイトであり、アライナ19の
入力に接続されている。

アライナ19は、入力の16バイトのデータを左もしくは
右に適当な量だけサイクリツクにシフトし、左半分の８
バイトのデータを出力する機能を有しており、セレクタ
17,18から入力されたオペランドデータを左もしくは右
づめに位置づけする。アライナ19のシフト量はオペラン
ド読み出し制御装置10からの４ビツトの制御信号線10g
の出力信号により制御される。アライナ19の出力は、８
バイトのオペランドデータ線19aから、演算装置（図示
せず）へ供給される。

このように構成されているメモリ制御装置において、
長いオペランドを読み出す動作について、第8a図〜第8f
図を用いて説明する。この場合の読み出すオペランドデ
ータは、第３図に示すように、メモリ装置に格納されて
いる長さ48バイトのオペランドデータである。

第７図のメモリ制御装置は、これを６回の各々のステ
ツプの処理に分けて、第8a図〜第8f図の各図に示すよう
に、読み出す処理を行い、それぞれの処理によつて演算
装置に送出する。

まず、ステツプ１では、第8a図に示すように、メモリ
13,14よりそれぞれ８バイトブロツク０と８バイトブロ
ツク１とが読み出され、MDR15,16にセツトされる。セレ
クタ17はデータ線13aを、セレクタ18はデータ線14aを選
択して、直接に読み出された８バイトブロツク０と８バ
イトブロツク１とをアライナ19に入力し、オペランドの
最初の８バイト（ＡとＢ）を演算装置へ送出する。

次のステツプ２では、第8b図に示すように、メモリ1
3,14より８バイトブロツク２と８バイトブロツク３とが
読み出されて、MDR15,16に格納される。しかし、この時
点ではMDR15,16にはステツプ１（第8a図）で格納した８
バイトブロツク０と８バイトブロツク１とが保持されて
おり、セレクタ17はデータ線13aを、セレクタ18はデー
タ線16aを選択するので、８バイトブロツク２と８バイ
ドブロツク１とがアライナ19に入力され、アライナ19で
サイクリツクシフトされ、オペランドの２番目の８バイ
ト（ＣとＤ）が演算装置へ送出される。そして、MDR15,
16には、読み出された次の８バイトブロツク２と８バイ
トブロツク３とが格納される。

次のステツプ３では、第8c図に示すように、メモリか
らデータは読み出さず、セレクタ17はデータ線15aを、
セレクタ18にデータ線16aを選択して８バイトブロツク
２と８バイトブロツク３とがアライナ19に入力され、オ
ペランドの３番目の８バイト（ＥとＦ）が演算装置へ出
力される。

以下、同様な処理が行われて、メモリからオペランド
の取り出しの処理が続行される。ステツプ４では、第8d
図に示すように、ステツプ２（第8b図）と同様な処理が
行われて、オペランドの４番目の８バイト（ＧとＨ）が
取り出されて演算装置に送出される。また、ステツプ５
では、第8e図に示すように、ステツプ３（第8c図）と同
様な処理が行われて、オペランドの５番目の８バイト
（ＩとＪ）が取り出されて演算装置に送出される。更
に、ステツプ６では、第8f図に示すように、ステツプ２
（第8b図）と同様な処理が行われて、オペランドの６番
目の８バイト（ＫとＬ）が取り出されて演算装置に送出
される。このように、ステツプ４（第8d図）とステツプ
５（第8e図）とステツプ６（第8f図）の処理において、
オペランドの残りが読み出されるが、メモリ参照はステ
ツプ４において８バイトブロツク４と８バイトブロツク
５について行われステツプ６において８バイトブロツク
６と８バイトブロツク７について行われるだけである。

第8a図〜第8f図のオペランド読み出し処理において、
ステツプ１では８バイトブロツク０と８バイトブロツク
１とを、ステツプ２では８バイトブロツク２と８バイト
ブロツク３とを、ステツプ４では８バイトブロツク４と
８バイトブロツク５とを、ステツプ６では８バイトブロ
ツク６と８バイトブロツク７とを、それぞれアドレス線
10b,10aが示しているアドレスにより読み出し、同じ領
域は一度しか読まない処理となつている。このオペラン
ド読み出し処理では、メモリ読み出しアドレスが16バイ
トずつインクリメントされ、16バイトのデータブロツク
が読み出される。これらの制御はオペランド読み出し制
御装置10により行われる。

第8g図は、オペランド読み出し制御装置の制御信号線
の関係を示す制御テーブル例である。

〔発明が解決しようとする課題〕

上記の従来技術では、最後に読み出すオペランドが16
バイト境界（奇数番目の８バイトブロツクとその次の偶
数番目の８バイトブロツクとの間の境界）をまたいで格
納されていない時の読み出しを配慮しておらず、メモリ
からの余分なデータ読み出しや、メモリからのデータ読
み出し可否の余分な判定を行なつてしまうという問題が
あつた。

すなわち、従来技術で第５図に示すようなメモリ上の
42バイトのオペランドを読み出すと、オペランドとして
はＫの前半分までしか必要でないにもかかわらず、L,M,
N,Oまでもが、上述したステツプ６（第8f図）で読み出
されてしまう。

本発明の目的は、このようなメモリからの余分なデー
タ読み出しおよびメモリからのデータ読み出し時に行わ
れるデータ読み出し可否の余分な判定を抑止することに
ある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、メモリより
読み出されたデータブロツクを保持するデータ保持手段
と、該データ保持手段に保持されているデータブロツク
とメモリより直接読み出されたデータブロツクとを所定
データサブブロツク単位にどちらか一方を選択する選択
手段と、選択したデータブロツクを入力とし、データブ
ロツクをシフトして、データブロツク上のオペランドを
所定の位置に位置づけするアライメント手段を有するオ
ペランド読み出し装置において、データ保持手段内に必
要なだけの有効データが格納されている時には、メモリ
よりのデータ読み出しを抑止する手段を設けたものであ
る。

〔作用〕

本発明だは、データ保持手段内に必要だけの有効デー
タが格納されている時には、メモリからのデータ読み出
しを抑止する手段を有するので、余分な読み出しをなく
すことができる。

〔実施例〕

以下、本発明の一実施例を第１図，第２図，第４図，
第５図，第６図により説明する。

第１図は本発明の一実施例になるオペランド読み出し
装置であり、第７図で説明した装置と異なる新規の部分
を以下説明する。

REF信号線20はメモリ読み出しを行うか否かを示す信
号線であり、「０」なら読み出しを抑止することを示
し、「１」なら抑止しないことを示す。REF信号はオペ
ランド読み出し制御装置より出力される。REF信号生成
回路は、第２図を用いて後に説明する。

EXCEPT信号線21は、メモリから読み出されたデータ
が、実際に読み出しの許可されたものか否かを示す信号
線である。読み出しの許可は通常ページ（4Kバイト）を
単位に制御されており、ページ境界を渡つたデータを、
メモリ13とメモリ14の両方から（メモリ13からは前ペー
ジ部分を、メモリ14から後ページ部分を）読み出すこと
はないので、EXCEPT信号線はメモリ13又は14の片方から
出力されていれば良い。この信号が「１」ならば、その
読み出しは許可されていないことを示し、「０」ならば
許可されていることを示す。

NOTIN信号線22は、読み出そうとしたデータがメモリ1
3,14に存在したか否かを示す。存在しない時には、別の
メモリよりこのメモリ13,14に転送する必要がある。そ
の転送はライン（ライン長＝ブロツク長×２×2^N、ただ
し指数Ｎは正整数）を単位に行われる。ライン境界を渡
つたデータをメモリ13と14の両方から（メモリ13からは
前ライン部分を、メモリ14からは後ライン部分を）読み
出すことはないので、NOTIN信号はメモリ13又は14の片
方から出力されていれば良い。この信号が「１」なら
ば、読み出しデータが存在しないことを示し、「０」な
らば存在することを示す。

EXCEPT信号及びNOTIN信号は、AND回路23及び24でREF
信号とANDがとられて、信号線25及び26から演算器（図
示せず）に送られる。REF信号とANDをとるのは、本当に
メモリからの読み出しをする時以外には、EXCEPT信号と
NOTIN信号の演算器への送出を抑止するためである。

信号線25で「１」の時、演算器は、読み出しが許可さ
れていないデータが読み出されたので、その旨を割込み
で通知する。

信号線26が「１」の時、メモリ13,14に存在しないデ
ータを読み出そうとしているので、演算器は別のメモリ
からのデータ転送（ライン転送）を行う。

演算器の構成，割込み通知処理，ライン転送処理の内
容そのものは、本発明の実施例の説明には直接の関連は
なく、また、公知の技術で構成可能であるので、ここで
はこれ以上は触れない。

以上で、第１図での第７図と対比した新規部分の説明
を終わる。

次に、第２図を用いてREF信号生成回路を説明する。

LENGTHラツチ33は、読み出すべきオペランドの残り長
さを格納するラツチであり、NEXTLENGTH信号線30は次に
読み出すオペランドの全体長を示す信号であり、NEXT信
号31はNEXTLENGTH信号が有効なとき「１」となる信号で
あり、32はNEXT信号が「１」ならば、NEXTLENGTH30を出
力し、NEXT信号が「０」ならば、信号線36を出力するセ
レクタである。

LENGTHラツチ33には、最初、読み出すべきオペランド
の全体長が入り、順次８ずつ減じられて（８減算器34に
よる）いく。第６図に、第５図の42バイトオペランドを
読み出す時のLENGTHラツチ33の値を示した。第１ステツ
プで42がセツトされ、順次８ずつ減じられて、最後には
２になる。NEXT信号が「１」になるのは、42がセツトさ
れる時だけであり、その時以外では「０」である。ADDR
ラツチ42は読み出すべきオペランド全体の先頭アドレス
（第５図でいえば“A"のアドレス）の下３ビツトを格納
するラツチであり、NEXT信号をクロツク条件としてい
る。

NEXT信号が「１」のと時にはOP−ADDRESS信号は読み
出すべきオペランド全体の先頭アドレスの下３ビツトを
示すとする。

ADDRラツチ42は読み出すべきオペランド全体の先頭ア
ドレスを示しているのだが、オペランドが８バイトずつ
順次読み出されて演算器に送られることを考え合せる
と、毎回読み出されているオペランドの先頭の８バイト
ブロツク内でのアドレス（０〜７のいずれか）を示して
いることになる。

第６図に第５図のオペランド読み出し時の例を示し
た。“A"のアドレスの下３ビツトを４とすると、ADDRの
値はずつと４であり、これは最終のオペランド読み出し
時には“K"の先頭のアドレスの下３ビツトの４を示して
いる。

NEXT信号,NEXTLENGTH信号線,OPADDRESS信号は、命令
解読器から供給される信号である。その詳細はこの説明
には直接関係なく、公知の技術で容易に構成可能なの
で、ここではこれ以上は説明しない。

第２図の37は８以下比較器であり、LENGTHが８以下の
時に出力線LE8が「１」となる。38は３ビツト加算器で
あり、LENGTHの下３ビツトとADDR信号線上のアドレスの
下３ビツトを加えてキヤリーが発生するとCARRY信号線
は「１」となる。この信号は、最終オペランド読み出し
の時のみ意味を持ち（それ以外では使わない:don'tcar
e）、最終オペランドの長さ（すなわち、LENGTHの下３
ビツト）と最終オペランドの先頭の８バイト内アドレス
（すなわち、ADDRの下３ビツト）を加えてキヤリーが発
生する時、すなわち、最終オペランドが８バイトブロツ
クを渡つて存在している時を示している。

CARRY信号は、LE8信号とANDされてから、REF信号を生
成するOR回路41の一方の入力となる。また、LE8信号は
否定がとられて、それがOR回路14のもう一方の入力とな
る。

REF信号はこのように構成されているので、その意味
は次のようになる。すなわち、最終のオペランド読み出
し以外（LE8の否定）の時、又は、最終のオペランド読
み出しかつそのオペランドが８バイトブロツク境界を渡
つて存在している時である。

次に、第６図を用いて、第５図のオペランドを読み出
す時のREF信号生成回路によりつくられるREF信号の値の
変化を説明する。

第６図において、「LENGTH33の内容」の欄と、「ADDR
42の内容」の欄は既に説明した。LE8信号は、LENGTHが
８以下の時「１」となめものなので、ステツプ１〜５で
は「０」であり、ステツプ６では「１」である。

CARRY信号は、LENGTHの下３ビツトとADDR内の３ビツ
トによりつくられる。この例では、常にゼロである。

LE8信号とCARRY信号がこのような値となるので、REF
信号はステツプ１〜５で１となり、ステツプ６で０とな
る。

次に第４図を用いて、第５図のオペランドを読み出す
時の全体の動作を説明する。第４図は、ステツプ１〜６
のうち、ステツプ６だけを示してある。ステツプ１〜５
までは、第8a図〜第8e図と同じ働きをし、REF信号は
「１」なので信号線21,22の値はそれぞれそのまま信号
線25,26の値となつて送出される。ステツプ６だけは事
情が異なり、REF信号は「０」である。この時、AND回路
23と24の入力の一方が「０」なので、信号線25と26も
「０」のままとなる。信号線21,22の値が信号線25,26の
値となつて送出されない訳である。

すなわち、ステツプ６では、データ“LMNO"が読み出
され、それに関するEXCEPT信号,NOTIN信号が信号線21,2
2までは送出されているが、実際にステツプ６で必要な
データは“K"の前半だけなので、“LMNO"に関するEXCEP
T信号,NOTIN信号の送出が抑止されたのである。

以上の実施例ではREF信号を用いてEXCEPT信号やNOTIN
信号を抑止しているだけであり、メモリ読み出しそのも
のは行つている。しかし、REF信号を用いてメモリ読み
出しそのものを抑止することも可能である。

すなわち、第９図の実施例のようにAR11,12の上にRFE
信号で制御するセレクタを入れる。このセレクタはREF
信号が「１」の時は、10a,10bを選び、REF信号が「０」
の時は、他のメモリ使用元よりのアドレス線を選ぶよう
にする。このようにすれば、メモリ読み出しそのものを
抑止し、他の用途に使うこともできる。

本実施例によれば、メモリからの余分な読出しを抑止
することができる効果がある。また、メモリからの読み
出しの可否の余分な判定を抑止することができる効果が
ある。また、余分なNOTIN信号を抑止することにより余
分なライン転送を抑止できる効果がある。

〔発明の効果〕

本発明によれば、余分なメモリ読み出しを抑止できる
ので、メモリースループツトが向上できる。また、余分
な読み出し可否検出を抑止できるので、本来不必要なオ
ペランドで検出された読み出し不可情報を報告するとい
う誤動作を防ぐことができる。

また、余分なライン転送を抑止できるので、メモリー
のヒツト率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のオペランド読み出し装置の
全体構成を示すブロツク図、第２図は実施例のREF信号
生成回路のブロツク図、第３図は本発明の実施例のオペ
ランド説明図、第４図は本発明の実施例の第２の例題の
動作説明図、第５図は本発明の実施例のオペランド説明
図、第６図は本発明の実施例のREF信号生成回路の動作
説明図、第７図は従来例のオペランド読み出し装置の全
体構成を示すブロツク図、第８図は従来例の装置の動作
説明図、第９図は本発明の別の実施例のオペランド読み
出し装置の要部のブロツク図である。 10……オペランド読出し制御装置、13,14……メモリ、2
0……REF信号線、21……EXCEPT信号線、22……NOTIN信
号線、33……LENGTHラツチ、42……ADDRラツチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者井上潔東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者長井清治神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (56)参考文献特開昭49−98537（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/00 - 12/06

Claims

(57)【特許請求の範囲】

【請求項１】メモリより読み出されたデータブロツクを
保持するデータ保持手段と、該データ保持手段に保持さ
れているデータブロツクとメモリより直接読み出された
データブロツクとを所定データサブブロツク単位にどち
らか一方を選択する選択手段と、選択したデータブロツ
クを入力とし、データブロツクをシフトして、データブ
ロツク上のオペランドを所定の位置に位置づけするアラ
イメント手段を有するオペランド読み出し装置におい
て、長いオペランドを部分オペランドに分割して、順次出力
していく場合に、最後に出力する部分オペランドが、デ
ータブロツク境界をまたぐか否かを検出する検出手段
と、該検出手段の検出結果を用いて、データ保持手段内に該
最後に出力する部分オペランドが格納されているかを判
定する判定手段を有し、該判定手段により、データ保持
手段に該最後に出力する部分オペランドが格納されてい
ることが判定された時には、メモリよりの読み出しを抑
止する手段を有することを特徴とするオペランド読み出
し装置。
【請求項２】請求項１記載のオペランド読み出し装置に
おいて、上記メモリよりの読み出しを抑止する手段に代
えて、メモリよりの読み出しに関するアクセス例外の検
出を抑止する手段を有するオペランド読み出し装置。
【請求項３】請求項１記載のメモリとは別の第２のメモ
リと、該メモリに読み出すデータがあるかの存在判定手
段と、該存在判定手段により存在しないことがわかつた
時には第２のメモリから該メモリに読み出すデータを転
送する手段を有し、請求項１記載のオペランド読み出し
装置において、上記メモリよりの読み出しを抑止する手
段に代えて、該転送を抑止する手段を有するオペランド
読み出し装置。