JPS58133696A

JPS58133696A - 記憶制御方式

Info

Publication number: JPS58133696A
Application number: JP57014964A
Authority: JP
Inventors: Kanji Kubo; 久保　完次; Chikahiko Izumi; 泉　千賀彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-02-03
Filing date: 1982-02-03
Publication date: 1983-08-09
Also published as: US4631668A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】用発明の対象本発明は記憶制御方式に関する。特にバッファ記憶を具
備し、このバッファ記憶に対しテ１ｍ出しと書込みが同
時に発生するパイプライン方式のデータ処理システムに
好適な記憶制御方式に関する。

待従来技術データ処理システムにおける記憶装置に対しては、命令
やオペランドの耽出し、命令実行の結果求められたオペ
ランドの書込み（ストア）。

のそ４ぞｔの動作が行なわれる。またバッファ記憶にあ
ってはさらに主記憶のコピーという性格をもつので、主
記憶からブロックを読出してバッファ記憶に登録するい
わゆるブロック転送によるバッファ記憶への書込み動作
が発生する。

パイプライン方式のデータ処理システムにおけるバッフ
ァ記憶にあっては、これら命令の続出し、オペランドの
読出し、ストア、ブロック転送が同時に発生し得る。こ
れら要求が発生した場合は優先順位をつけて、（１）ブ
ロック転送、（２）ストア、（５）オペランド読出し、
（４）命令読出しの順でバッファ記憶をアクセスするよ
うにする。

このようなバッファ記憶のアクセス要求がぶつかると、
優先順位の低い処理が遅らされ、命令処理が低下する。

仁のバッファ記憶のアクセス要求のぶつかシを減少する
ために、１マシン・サイクルの前半をバッファ記憶への
書込みＫ。

後半をバッファ記憶からの続出しＫ１１ｌ当てて、スト
アとオペランドや命令の続出しのぶつかシが発生しない
よう改善した方式も提案されている。しかしバッファ記
憶のアクセス時間が牛マシン拳サイクルとなり、高速の
バッファ記憶構成素子が必要となる問題がある。

↓明発明の目的本発明の目的は記憶装置に対するストアと続出しのぶつ
かｂｖ減少させる記憶制御方式を提供することにある。

持発明の詳細な説明本発明は、データを記憶する記憶手段と、この記憶手段
への書込みデータをこの記憶手段に書込む前に経時パッ
クアするストアーバッファ手段を有し、記憶手段に対す
る続出し要求がない時にストアーバッファ手段にバク７
アしている書込みデータを記憶手段に書込むことを特徴
とする。

また本発明の具体例によｔば、ストア・バッファ手段に
バッファしているデータが一定数。

例えばストア拳バッファ手段が一杯になると。

記憶手段に対する続出し要求を禁止してストアバッファ
手段にバッファしている誓込みデータを記憶手段に書込
むようにする。

さらにまた、書込みデータを記憶手段に書込む前にスト
ア・バッファ手段に経時パッファする構成をとるため、
＃ｌ！出し要求時、同一アドレスのデータとして、記憶
手段には書込む前のデータが存圧し、ストア・バッファ
手段に書込みデータが存在することがある。このため、
ａ出し要求に応じて記憶手段からデータな銃出すと共に
、ストア・バッファ手段に続出し要求に応じた書込みデ
ータが存在するときこのデータも読出し、この両データ
を合わせて続出しデータとする。

４５）発明の実Ｊａ例とその効果以下１本発明の一笑施例な第１図〜ｓ７図によ）説明す
る。

第１図は演算装−１．主記憶装置２とバッファ装置５の
間の信号のやシとシ（インタフェース）を表わしγこも
のであシ１本発明に関連のある信号のみ記述しである。

ライン４〜７はストアに関連した信号群で、２イン４は
ストアのリクエスト、ライン５はストア・アドレス、ラ
イン６はストアのマーク、ライン７はストア・データで
める。ストア・マークとはストアを行なうストアーデー
タの１ＩＩＩ数バイト内のどのバイト位置にストアをす
るかを示す。例えばバッファ装置のストア・データ巾が
８バイトであるとすると、ストア・！−りは８ビツトか
らなシ、％１１であるストアーマークのビットに対応す
るバイトに対してストアが行なわれる。８バイト全ての
書換えを伴なう場合、ストア・マークの８ビツトは全て
１１１である。ライン８，９および１１はオペランド続
出しに関連した信号群で、ライン８はオペランド続出し
リクエスト、ライン９はオペランド自アドレス、ライン
１１はオペランド読出しデータである。ライン１０はリ
セット信号でバッファ装置１ｆｓ内の制御７リツグーフ
ロツプをリセットする。ライン４〜１０は演算装Ｍ１よ
りバッファ装置３に、ライン１１はバッファ族Ｍ５よシ
演算装置１に送られる信号線とデータ線である。ライン
１２はブロック転送、２イン１５は主記憶装置１２に対
するストアに関する制御線とデータ線である。

第２図は第１図のバッファ装置５の内部なプ薗ツク図で
示したものである。バッファ族［５は本来の記憶手段と
してのバッファ記憶１５と。

ストア・バッファ１４および選択器１６からなる。

演算装置１からバッファ装置ｉ１５へのストア・データ
はストア・バッファ１４にまずストアされて経時バッフ
ァされ、そしてストア・バッファ１４からバッファ記憶
にストアされる。

第２図において、ライン４〜１１は第１図のライン４〜
１１と同一のものである。ライン１７〜２０はストア・
バッファ１４よシバッファ記憶１５に送られるストアに
関する制御線とデータ線である。ライン１７けストア・
データの書込みパルス、ライン１８はストア・アドレス
、ライン１９はストアのマーク、ライン２０はストア・
データである。ライン１７がオンの時のみライン１Ｂで
指定されるバッファ記憶１５のロケーシランにライン１
９で指定したライン２０のオペランドが書込まれる。ラ
イン８と９はそれぞれバッファ記憶１５にも接続されて
おシ、オペランド読出し要求があるときライン８がオン
となり、ライン９で指定されるノ（ッファ記憶１５のロ
ケーシランからオペランドがツイン２１上に続出される
。読出し要求のあったオペランドがストア・バッファ１
４内で待機中の場合は、ストア・バッファ１４よシ該当
オペランドが２イン２５上に、対応するストアのマーク
がライン２２上にそれぞれ続出される。この時、同時に
バッファ記憶１５よシ続出し要求のありたオペランドが
ライン２１上に続出されるが、ライン２１上のオペラン
ドのうち有効なのはライン２２のストア・マークが％Ｏ
ｌのバイト部分のみである。

ストア・マークが％１１のバイト部分はライン２５上に
確定しているオペランドから抽出する。ストアのマーク
によるライン２１と２５の選択は選択器１６で行なわれ
る。こねはストア・バッファ１４内のオペランドのうち
ストアのマークが％ＩＩの部分はいずれバッファ記憶１
５に書込まれるデータであるから、ストアのマークが％
１Ｎになっているバイト部分についてはライン２５上の
オペランドを使う必要があることによる。

第５図はストア・バッファ１４の内部をブロック図で表
わしたものである。第５図において。

ライン４〜１０は第１図及び第２図のライン４〜１０と
同一のものであシ、ライン１７〜２０及びライン２２゜
２５は第２図のライン１７〜２０及びツイン２２．２５
と同一のものである。バッファ２５はストアのアドレス
、マーク、データ等を待機させる為め複数個のレジスタ
を持つ。入力制御部２４は入力すべき上記バッファ２５
内のレジスタの番号を作成してライン２７にてバッファ
２５に知らせる。）（ツ７ア２５はこの入力ポインタに
より入力すべ１！ｖジスタを決定する。出力制御部２６
け出力すべき上記バッファ２５内のレジスタの番号を作
成してライン２８にてバッファ２５に知らせる。）（ツ
ファ２５けこの出力ポインタによ多出力すべきレジスタ
を決定する。ライン２９ハスドアーリクエストがある時
（ライン４がオン）、ストア・アドレス（ライン５）と
バッファ２５内のレジスタ群が保持するアドレス部分と
を地紋し、一致した場合にオンとなシ、新たにバッファ
２５に入力するストアのオペランドが既にバッファ２５
内のレジスタの１つで待機中であることを示す。ライン
２９はバッファ２５内のレジスタの数だけある。ライン
２９０１つがオンの場合、入力ポインタ２７はオンにな
ったラインに対応するレジスタを指定する。これは同一
ロクーシ冒ンに対するストアが連続し、最初のストアが
バッファ２５内にある間に次のストアが発生した時、最
初のストアが待機しているレジスタ内のオペ２ンドのう
ち次のストアで変更する部分のみを更新しておく為であ
る。ライン２９が全てオフのときは入力ポインタはサイ
クリックに増加され、空きのレジスタに順次、ストアの
各データが入力される。ライン５０はバッファ２５内の
各レジスタに対応して設けられておシ、各レジスタの有
効性を示す。レジスタはストアのデータが入力さ４てか
ら出力される迄の間有効となる。出力制御部２６はライ
ン５０のいずれかがオンの時、オペランド読出しリクエ
ストがなければ（ライン８がオフ）バッファ２５内で待
機中のストアのデータをバッファ記憶１５へ転送するよ
う指示する。ライン５０のすべてがオンの時はオペラン
ド読出しリクエストの有無にかかわシなくストアのデー
タをバッファ記憶１５に転送する。ライン５１はバッフ
ァ２５内の各レジスタの有効性を示すフリップ・フロッ
プのリセット線でレジスタの数だけ設けられている。

第４図は入力制御部２４の内部をブロック図で表わした
ものである。第４図においてライン４とｔＯｔｆｉそれ
ぞれ第１図〜第５図の２イン４と１０と同一のものであ
る。ライン２９０〜２９５　Ｆｉ第３図のツイン２９を
４本に設定して、その各々を表わしたものである。従っ
て、この具体例ではバッファ２５内のレジスタが４個の
場合を想定している。同様にライン２７０〜２７５は第
５図のライン２７を４本に設定して、その各々を表わし
たものである。

２組のフリップ・フロップ（以下ＦＦという）５２．５
５はそれぞれ２ビツトのＦＦである。増加器５４からの
２ビツトの出力は、ライン５５がオンでクロッ線ｆＡｓ
６がオンの時、ｌωゲート５７の出力線５８がオンとな
シ、データ入力＋１６ｉ５９を介して〃５２に取込まれ
る。ＦＦ５２の２ビツト出力はクロック線ＴＢ４１がオ
ンのときＦ１５Ｓに取込まれる。クロックＴＡとｒＢは
２相のクロックである。ＦＦ５５の２ビツト出力はａ４
２を介して増加器５４に与えられて歩進され、その結果
が２イン５９上に反映される。従って、ＦＦ５２と５５
の値は２イン３５がオンになる毎に％００れβ０１＃→
１１０１→％１１１→１００Ｉのごとくサイクリックに
その値を更新させる。ＦＦｓ　２と５５Ｆｉり竜ット４
１１０によりてリセットされ、値％００１　Ｋ、初期設
定される。バッファ２５からの２イン２９０〜２９５は
ストアが新たに発行された時。

該ストアのアドレスをバッファ２５内の４つのレジスタ
のアドレス部分と比較して一致がとれた時、一致のとれ
たレジスタに対応するラインがオンになる。バッファ２
５の４つのレジスタは互いに異なるストア９アドレスを
保持する様になりて匹るので、ライン２９０〜２９５の
２本以上が同時にオンになることはなめ。ライン２９０
〜２９５のいずれか１本がオンにな９た時、ＯＲ回路４
５の出力ツイン４４がオンになシ、選択５４５がエンコ
ーダ４６の出力ライン４７を選択する。エンコーダ４６
の出力は、ライン２９０〜２９５のうちオンになったラ
インを示す様、エンコードされる２本の信号線である。

即ち、ライン２９０がオンの時、ライン４７け％ａｎｙ
、’）イン２９１がオンの時、う゛イン４７は％０１＃
、？イン　２９２がオンの時、ライン４７は蟻１０Ｉ、
ライン２９３がオンの時、ライン４７け％１１・となる
。従りて２イン４７はストア・アドレスの一致したバッ
ファ２５内のレジスタの番号を示すことになる。デコー
ダ４Ｂは選択器４５の出力をデコードして出力ライン４
９〜５２のいずれか１つをオンにする。ツイン４９〜５
２はＡＮＤ回路５５〜５６によってライン４（ストア・
リクエスト）とそれぞれアンドがとられて、アンドが成
立するとそれぞれライン２７０〜２７５をオンにする。

以上の動作によりて、新しくストアが発行された時、ス
トア・アドレスがバッファ２５の内の４つのレジスタの
アドレス部のいずれか１つと一致がとれた時、一致のと
れたレジスタに対応するライン２７０〜２７５０１つが
オンになシスドアの情報な核レジスタへ上書きすること
ができる。４つのレジスタのいずれとも一致がとれなか
りた時は否定回路５７の出力ライン５８がオンになりオ
ω回路５９にてアンドが成立して出力ライン５５をオン
とする。この結果ＦＦ５２は増加器５４の出力を取込み
歩進される。この時、ライン４４はオフ状態であるから
選択器４５Ｆ１入カライン４２を選択する。従って、ツ
イン２７０〜２７５　Ｋ　ＦｉＦＦ５５の値をデコード
した結果が反映され、バッファ２５内の空き状態のレジ
スタ（前回のストアで入力したレジスタの次のレジス、
り）の入力を指示する。

第６図はバッファ２５の内部をブロック図で表わしたも
のである。第５図においてライン５〜７及び９は第１図
〜第３図のライン５〜７及び９と同一のものであ夛、ラ
イン２７０〜２７５及びライン２９０〜２９５は１ｓ４
図の２イン２７０〜２７５及びライン２９０〜２９５と
同一のものである。レジスタ６０〜６５けそれぞれスト
ア９アドレス部６００，６１０，６２０゜６５０、スト
アーマーク部、６０１，６１１，６２１．＄３１．スト
アーデータ部６０２，６１２，６２２，６５２及び有効
ビット６０５．６１５，６２５，６３５から成シ、それ
ぞれ入力指示１２７０〜２７５のいずれか１つがオンで
クロック線ｒｃ６ａがオンの時ｆ印刷路６５〜６８のい
ずれが１つの出力線がオンとなシ、該当レジスタの内容
が更新される。更新する値は、ストア・アドレスがライ
ン５よシ、ストア拳マークがライン６よシ、ストア・デ
ータが２イン７よシ与えられ、有効ビットはそれぞれ入
力指示ｌＮ２７０〜２７５によってセットされる。レジ
スタ６０〜６３のアドレス部６０ｏ、６１０，４２０，
６５０の出力は比較回路６９〜７２によって、ストア・
アドレスの入力４！！５と比較され、一致がとれると御
回路７３〜７６によってそれぞれ有効ビット６０５，６
１３，６２５，６５５がオンのもののみ出力＃２９０〜
２９５をオンにする。比較回路７７〜８０はレジスタ６
０〜６３のアドレス部６００，６１０゜６２０．６５０
とオペランド続出しアドレス線９を比較し、一致を検出
するとそれぞれ出方線をオンにし、ノ仏ｐ回路８１〜８
４にて、そわぞれの有効ピクトｄｏ！５，６１５，６２
３，６５５とアンドをとって次段のＡＮＤ回路８５〜８
８の一方の入力を与える。沿ｐ回路８５〜８８は各レジ
スタのマーク部６０１．６１１．６２１　。

６５１及びデータ部６０２，６１２，６２２，６５２　
ヲＯＲ回路８９０入力に反映させるか否かを決定する。

従ってＯＲ回路８９の出力にはｌω回路８５〜８８のい
ずれかで許された（アンドのとれた）レジスタのマーク
部とデータ部が出力される。これは絖出し要求に対応す
るデータがストア・バッファ２５にも存在し、これを出
力する仁とを意味する。このＯＲ回路３９出力は選択器
１６（第２図）へ与えられる。ＡＮＩ）回路９０〜９５
はライン２８０〜２８５のいずれか１つがオンのとき、
対応するレジスタ６０〜６５のアドレス部、マーク部及
びデータ部をオア回路９４に伝える。従ってＯＲ回路９
４の出力ライン１８〜２０にはライン２８０〜２８５に
よ）指示されたレジスタのアドレス、マーク及びデータ
が選択される。これらＯＲ回路９４出力はバッファ記憶
１５（第２図）ｋ与えられる。

第６図は出力制御部２６の内部をブロック図で表わした
ものであるＣ、第６図においてラインＢ。

１０　、１７は第２図〜第５図のライン８，１０．１７
と同〜のものであシ、ライン５００〜３０３．ライン２
８０〜２８５．ライン５１０〜５１５はそれぞれ第５図
の同一番号のラインと同一のものである。バッファ２５
の４つのレジスタの有効ビット線５００〜５０５が全て
オンの状態、既ち、４つのレジスタが全て有効なストア
情報を保持している場合は・仏ｐ回路９５によシこれを
検出し、ＯＲ回路９６を通してバッファ記憶１５に対す
るストアデータの書込み指示線１７をオンにする。ライ
ン３００〜５０５が全てオンではないが少くともそのう
ちの１つがオンの時はＯＲ回路９７によシこれを検出す
る。ＯＲ回路９７の出力がオンの時はオペランド続出し
要求の有無が否定回路９Ｂとアンド回路９９によりてテ
ストされる。オペランド続出し要求がある時はライン８
がオンとなシ否定回路９８とｆω回路９９によＦ）ＯＲ
回路９７の出力が禁止される。従りて、バッファ記憶１
５に対するオペランド続出し要求がない時のみＯＲ回路
９７の出力が沿ｐ回路９９．ＯＲ回路９６を通して、バ
ッファ記憶１５への書込み指示線１７に反映される。２
イン１７がオンの時、バッファ記憶１５に送出するスト
アのアドレス、マーク及びデータはバッファ２５に対す
る出力指示線２８〜２８５によって選択されたレジスタ
よシ与えられる。又、書込み指示線１７と出力指示線２
８０〜２８の各々がＡＮＤ回路１００〜１０５　Ｋ　２
アンドがとられＦＦ１０４で位相調整のためラッチされ
る。ＦＦ１０４の出力は出力指示したレジスタの有効ビ
ットをオフにする。Ｆ７ｉ’１０５とＦＦ１０６はそれ
ぞれ２ピツトのＦＦである。即ち、ライン１７とタイミ
ング線ＴＤ１１０がともにオンの時、　ＡＮＤ回路１０
８の出力がオンとなシ、ＦＦ１０５の内容を更新する。

ＦＦ１０・の更新値は増加器１０７　Ｋよ）与えられ、
これはＦＦ１０６の内容に１を加えたものである。＃１
０５とＦＦＨ：１６けリセットＩ！ｌ０ＩＣよって初期
値％００１Ｋリセットされる。従って、ライン１７がオ
ンとなる毎にＦＦ１０５と１０４の内容ｒｉ’００’−
ｅ％０１＃→１１０１→１１１１−４％ｒ３ＱＩのよう
にサイクリックに歩進される。ＦＦ１ｒＪ６の出力はデ
コーダ１０？でデコードされ、デコーダ１０９は出力に
対応する出力指示線２８０〜２８５の１本をオンにする
。

第７図は第２図の選択器１６の内部をブロック図で表わ
したものである。第７図においてツイン１１，２１，２
２，２５は第１図以降に示したツイン１１゜２１．２２
．２５と同じである。第７図はノくツファ記憶１５の読
出し書込み巾が８ノ（イトの例を示す。）くッファ記憶
１５（第２図）から読出された８ノ（イトのデータはラ
イン２１を介して８）（イトのレジスタ１２１にセット
される。ストアｅ）（ツファ１４から絖出された８ビツ
トのストア・マークと８バイトのデータはそれぞれ８ビ
ツトのレジスタ１２２と８バイトのレジスタ１２５にセ
ットされもセレクタ１２４はレジスタ１２２のマークが
％Ｏｌに対応スるレジスタ１２１のバイトのデータを選
択してＯＲ回路１２６に出力する。セレクタ１２５はレ
ジスタ１２２のマークが％１１に対応するレジスタ１２
５０バイトのデータを選択してＯＲ回路１２６に出力す
る。これによってＯＲ回路１２６からは、ストア・マー
クによって合わされた）（クファ記憶１５とストア・バ
ッファ１４からのデータが絖出し要求に応じた続出しデ
ータとして出力される。

姉発明の効果本発明によれば、記憶装置に対するストアと命令やオペ
ランドの続出し要求の競合を減少させることができるの
で、上記競合による命令やオペランドの読出しの遅れを
小さくする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図はｔｓ１図のバッファ装置の内部を示すブロック
図、１８５図は第２図のストア・バッファの内部を示す
ブロック図、第４図は第５図の入力制御部の内部を示す
ブロック図、第５図は第Ｓ図のバッファの内部を示すブ
ロック図、第６図は第５図の出力制御部の内部を示すブ
ロック図、！ｓ７図は第２図の選択器の内部を示すブロ
ック図である。１・・・演算装置、　　　　２・・・主記憶装置。Ｓ・・・バッファ装置、　　　１４・・・ストア・バッ
ファ。１５・・・バッファ記憶、１６・・・選択器。２４・・・入力制御部、２５・・・）（ツファ。２６・・・出力制御部Ｏ代理人弁理士　薄　１）利　挙第１口第４ｎ芒、！？５１ｎオ６Ｉ／？　７　囚ｚ

Claims

【特許請求の範囲】１、　データを記憶する記憶手段を備え、該記憶手段の
データの続出し書込みを制御する記憶制御方式において
、上記記憶手段への書込みデータを上記記憶手段に書込
む前に経時バッファするストア・バッファ手段を設け、
上記記憶手段に続出し要求がない時に上記ストアバッフ
ァ手段にバッファしている書込みデータを上記記憶手段
に書込むことを特徴とする記憶制御方式。２、　上記ストア・バッフ７手段にバッファしているデ
ータが一定数に達すると、上記続出し要求を禁止して上
記ストアーバッフ７手段にバッファしている書込みデー
タを上記記憶手段に書込むとと旙特徴とする特許請求の
範囲第１項記載の記憶制御方式。Ｓ、　続出し要求に応じて上記記憶手段からデータな読
出すと共Ｋ、上記ストア・バッファ手段に上記読出し要
求に応じた書込みデータが存在すると龜該データも読出
し・両データを合わせて続出しデータとすることを特徴
とする特許請求の範囲第１項もしくは第２項記載の記憶
制御方式。