JPS60176144A - レジスタフアイル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ）　発明の技術分野 本発明はレジスタファイル装置、特にパイプライン方式
により命令を実行する情報処理装置におけるレジスタフ
ァイル装置であって、先行命令の演算結果を後続命令へ
バイパスする制御を行うレジスタファイル装置に関する
ものである。

（Ｂ）　従来技術と問題点 情報処理装置における命令制御部は、記憶制御部への命
令の取り出し依転、オペランドの取り出しおよび格納依
頼、命令の解読、演算処理部への実行依頼、並びに割り
込み制御などを行っている。

このような各動作は、その機能ごとに実行が独立に制御
されるので、各機能の先行制御が可能であり、いわゆる
パイプライン制御が用いられている。

汎用レジスタや浮動小数点レジスタ等のレジスタ群で構
成されるレジスタファイルへの書き込みは。

通常演算および命令の最後に行われる。従って。

パイプライン制御において、後続命令により読み出され
る内容は、書き込みが反映されていなければならない。

そこで、レジスタファイルへの書き込みがある命令が終
了するまで、後続命令により同じレジスタからの読み出
しがある場合には、後続命令による読み出しを止める必
要がある。

従来、この後続命令の待ちを小さくするため。

レジスタファイルのライトアドレスとリードアドレスと
が一致するとき、レジスタファイル書き込み用レジスタ
からリードしたいレジスタへのバイパスを行うようにし
、レジスタの書き込みサイクルの１つ前まで後続命令を
インターロックすることにより、レジスタファイルへの
書き込みと読み出しとの干渉を制御するようにしていた
。しかし。

このようなバイパス制御では、レジスタファイル中の、
あるレジスタについて、その一部分だけ書き換えるよう
な場合、すなわち例えば１ワード４バイトのデータであ
って、その１バイトだけまたは２バイトだけを更新する
ようなパーシャルライトの場合、レジスタファイル書き
込み用レジスタからのバイパスを行うことができず、そ
のためインターロックの期間が延長して、処理サイクル
が長（なるという問題があった。また、レジスタファイ
ルへのライトが、パーシャルライトであるかどうかによ
って、制御を変えなければならないので、制御が複雑に
なるという問題があった。

上記問題点について、第１図に図示した従来方式による
タイムチャートの例によって、詳細に説明すると、以下
の通りである。第１図において。

フェーズＡは命令の解読と汎用レジスタ読み出しサイク
ルである。フェーズＢは実効アドレスジェネレータを使
ってオペランドアドレスを生成するサイクルと、このア
ドレスに格納されているデータをバッファに要求するサ
イクルとからなる。）ニーズＣにおいて、記憶制御部か
らのデータが使用可能となった後、データを演算処理部
に渡して。

命令を実行させる。フェーズＤでは、演算処理部自身の
制御によって演算が続行され、結果のデータが用意され
る。

例えば、先行する命令１１が、パーシャルライト有りの
命令であったとする。レジスタファイル１への書き込み
アドレスを示すライトアドレスおよびパーシャル情報は
、各フェーズ毎に、それぞれレジスタＷＡＡ、ＷＡＢ、
ＷＡＣ，ＷＡＤおよびレジスタＡＰ、ＢＰ、ＣＰ、ＤＰ
の順で引き継がれる。そして、フェーズＤにおいて、ラ
イトデータＷＤが用意される。ここで後続する命令■２
が、同じレジスタからリードする命令であるとき。

第１図（イ）に図示する如く、命令Ｉｌのライトアドレ
スと命令Ｉ２のリードアドレスとが一致することから、
命令■２はインターロックされる。

特に、先行命令Ｉｆがパーシャルライトであって。

リードデータとして、前命令のライトデータＷＤをその
まま使用することができないため、レジスタファイル１
への書き込みが終了した後に、レジスタファイルｌから
リードデータＲＤを読み出すようにされる。なお、先行
命令！１がパーシャルライト無の場合には、第１図（ロ
）図示の如（。

ライトデータＷＤをリードデータＲＤとして直接バイパ
スさせることが可能であり、インターロック期間が短縮
される。

以上のように従来方式によれば、パーシャルライト有り
の場合に、後続命令のインターロック期間が長くなり、
また制御が複雑であるという問題がある。

（Ｃ）　発明の目的と構成 本発明は上記問題点の解決を図り、先行命令がパーシャ
ルライト有りの場合にも、パーシャルライト無の場合と
同様に処理サイクルを短縮することを可能とし、かつパ
ーシャルライトの有無によらずに、統一的にバイパス制
御を行うことができるようにすることを目的としている
。そのため。

本発明のレジスタファイル装置は、パイプライン方式に
より命令を実行する情報処理装置におけるレジスタファ
イル装置において、ライトするレジスタとリードするレ
ジスタとが一致するか否かを検出する一致回路と、上記
レジスタファイルからのリードデータまたは先行する命
令によるライトデータのいずれかを各ライト基本単位毎
に上記−数回路の出力に基づいて選択するセレクト部と
。

ライトデータを上記レジスタファイルをバイパスして上
記セレクト部へ導く信号線とを備え、上記レジスタファ
イルへのライトがレジスタの一部を書き換えるパーシャ
ルライトであって後続する命令が同じレジスタに対する
リードに関連するときライトされる部分についてライト
データから、ライトされない部分について上記レジスタ
ファイルから読み出すことを特徴としている。以下図面
を参照しつつ説明する。

（Ｄ）　発明の実施例 第２図は本発明の一実施例構成、第３図は第２図図示実
施例の動作を説明するためのタイムチャートを示す。

図中、１はレジスタファイルであってアキュムレータお
よびベース／インデックスレジスタを構成する汎用レジ
スタ、浮動小数点演算用アキュムレータを構成する浮動
小数点レジスタ等のレジスタ群からなるもの、２は一致
回路であってレジスタファイルｌへのライトアドレスと
リードアドレスとを比較し、一致を検出する回路、３は
ライト基本単位毎にライトデータまたはレジスタファイ
ル１から読み出されたデータのいずれかを選択するセレ
クタ、４はライトデータレジスタ、５はライトアドレス
レジスタ、６はリードアドレスレジスタ、７はリードデ
ータレジスタ、８はライトデータをレジスタファイルｌ
を経由せずにセレクタ３へ導くバイパス線を表す。

レジスタファイル１への書き込みにあたっては。

ライトアドレスレジスタ５に、レジスタファイル１のア
ドレスが用意され、ライトデータレジスタ４上のデータ
が、制御クロックに同期して、レジスタファイル１に格
納される。レジスタファイル１からの読み出しは、リー
ドアドレスレジスタ６に用意されたアドレスに従って２
通常レジスタファイル１から、制御クロックに同期して
、データをリードデータレジスタ７へ転送することによ
り行われる。レジスタファイル１を書き込みの状態にす
るライトイネーブル信号は９例えば１ワードが４バイト
であって、最小のライト基本単位が１バイトであるよう
な場合、各バイトに対応して。

レジスタファイル１へ供給されるようになっている。

一致回路２は、ライトアドレスレジスタ５の内容と、リ
ードアドレスレジスタ６の内容とを比較し、一致すると
きに、バイト単位に設けたライトイネーブルによって、
レジスタファイル１からの読′み出しパスと、ライトシ
ータからのバスとを。

バイト単位にセレクトする信号を、セレクタ３へ送出す
る。

すなわち、先行命令のライトアドレスと、後続命令のリ
ードアドレスとが、一致しない場合には。

リードにあたって先行制御が可能であり、レジスタファ
イル１の内容がリードデータレジスタ７へ転送される。

先行命令のライトアドレスと後続命令のリードアドレス
とが一致する場合であって。

パーシャルライトでない場合、ライトデータのレジスタ
ファイル１への書き込みと同時に、バイパス線８．セレ
クタ３を経由して、ライトデータがリードデータレジス
タ７へ引き継がれる。また。

先行命令のライトアドレスと後続命令のリードアドレス
とが一致して、かつパーシャルライトである場合には、
セレクタ３は、−数回路２からのセレクト信号によって
、レジスタファイル１へライトされる部分のデータを、
バイパス線８側から選択し、ライトされない部分のデー
タを、レジスタファイル１側から選択して、リードデー
タレジスタ７へ供給する。

従って１例えば第３図に示す如く、先行する命令１１が
パーシャルライト有りの命令であって。

後続する命令■２が同じアドレスからのリードの命令で
ある場合、ライトデータのレジスタファイル１への書き
込み終了を待って、命令Ｉ２のリードを実行する必要は
なく、パーシャルライト無の場合と同様のタイミングで
、ライトデータの一部をバイパスさせ、リード処理を行
い、後続命令１２のインターロック期間を短縮すること
が可能となる。

（Ｅ）　発明の詳細 な説明した如く１本発明によれば、パイプライン制御に
おいて、パーシャルライトがある場合の処理サイクルを
短縮することが可能になり、がっ、命令の制御回路は、
パーシャルライトの有無を意識する必要がなくなり、パ
ーシャルライト時にもライトと同時にリードできるもの
としてレジスタファイルを用いることができ、従って制
御が簡易化されるという効果がある。

【図面の簡単な説明】

第１図は従来方式によるタイムチャートの例。 第２図は本発明の一実施例構成、第３図は第２図図示実
施例の動作を説明するためのタイムチャートを示す。 図中、ｌはレジスタファイル、２は一致回路。 ３はセレクタ、８はバイパス線を表す。 特許出願人　富士通株式会社 代理人弁理士　森１）　寛（外１名） １ｌｌＺ 第　２　口 第　３　図 インターＯｖ７

Claims (1)

1. 【特許請求の範囲】 パイプライン方式により命令を実行する情報処理装置に
   おけるレジスタブアイル装置において。 ライトするレジスタとリードするレジスタとが一致する
   か否かを検出する一致回路と、上記レジスタファイルか
   らのり一ドデータまたは先行する命令によるライトデー
   タのいずれかを各ライト基本単位毎に上記−数回路の出
   力に基づいて選択するセレクト部と、ライトデータを上
   記レジスタファイルをバイパスして上記セレクト部へ導
   く信号線とを備え、上記レジスタファイルへのライトが
   レジスタの一部を書き換えるパーシャルライトであって
   後続する命令が同じレジスタに対するリードに関連する
   ときライトされる部分についてライトデータから、ライ
   トされない部分について上記レジスタファイルから読み
   出すことを特徴とするレジスタファイル装置。