JPS6325372B2 - - Google Patents
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- Publication number
- JPS6325372B2 JPS6325372B2 JP4827781A JP4827781A JPS6325372B2 JP S6325372 B2 JPS6325372 B2 JP S6325372B2 JP 4827781 A JP4827781 A JP 4827781A JP 4827781 A JP4827781 A JP 4827781A JP S6325372 B2 JPS6325372 B2 JP S6325372B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- stack
- return
- microinstruction
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はアドレススタツク制御方式、特にマイ
クロプログラム制御による計算機におけるマイク
ロプログラムの作成に当つてサブルーチンへの分
岐すなわちリンク（LINK）やサブルーチンから
の復帰すなわちリターン（RETURN）が何らの
制約を受けずにプログラム作成を行えるようにし
たアドレススタツク制御方式に関するものであ
る。
クロプログラム制御による計算機におけるマイク
ロプログラムの作成に当つてサブルーチンへの分
岐すなわちリンク（LINK）やサブルーチンから
の復帰すなわちリターン（RETURN）が何らの
制約を受けずにプログラム作成を行えるようにし
たアドレススタツク制御方式に関するものであ
る。
一般に、マイクロプログラムのメインルーチン
からサブルーチンへのリンクまたはサブルーチン
から他のサブルーチンへのリンクは、呼出された
サブルーチンの実行が終了した段階での復帰すべ
きアドレスを復帰アドレス格納レジスタ等のスタ
ツクに格納した後にサブルーチンへ制御を移行す
るようにして行われ、当該サブルーチンからの復
帰は、当該サブルーチン内で復帰命令が発行され
その実行がなされて上記スタツクに格納されてい
る復帰アドレスに制御が戻るようにして処理され
ている。また、サブルーチンのネステイングが可
能となるように、上記スタツクは多段化して設け
られ、最新のスタツクへの書込みまたは読出しの
ためのアドレスとしてスタツクポインタが設けら
れている。
からサブルーチンへのリンクまたはサブルーチン
から他のサブルーチンへのリンクは、呼出された
サブルーチンの実行が終了した段階での復帰すべ
きアドレスを復帰アドレス格納レジスタ等のスタ
ツクに格納した後にサブルーチンへ制御を移行す
るようにして行われ、当該サブルーチンからの復
帰は、当該サブルーチン内で復帰命令が発行され
その実行がなされて上記スタツクに格納されてい
る復帰アドレスに制御が戻るようにして処理され
ている。また、サブルーチンのネステイングが可
能となるように、上記スタツクは多段化して設け
られ、最新のスタツクへの書込みまたは読出しの
ためのアドレスとしてスタツクポインタが設けら
れている。
従来のアドレススタツク制御方式には以下のよ
うな問題点があつた。第１図は従来方式による問
題点の説明図を示す。図中、１はメインルーチ
ン、２および３はサブルーチン、４はスタツク、
Ｍ１，Ｍ２………，Ａ１，Ａ２………，Ｂ１，Ｂ
２はそれぞれマイクロ命令を表わす。マイクロプ
ログラムはマイクロプログラム格納記憶装置
（CS）に格納され、逐次フエツチされ実行され
る。例えばマイクロプログラムのメインルーチン
１にあるマイクロ命令Ｍ１がサブルーチン２へリ
ンクする命令であり、これが実行されたとする
と、スタツク４の第０スタツクＳ０にリターン先
アドレスであるマイクロ命令Ｍ２のアドレスが格
納され、制御がサブルーチン２へ移行する。次に
サブルーチン２の命令が逐次実行されるが、ここ
でマイクロ命令Ａ２が呼出しルーチンへのリター
ンを指示する命令であるとすると、その実際のリ
ターン処理はマイクロ命令Ａ２の後に続くマイク
ロ命令Ａ３の実行後に実行される形となる。も
し、マイクロ命令Ａ２の後に続くマイクロ命令Ａ
３が通常の命令であり普通に実行されたとする
と、その後に第０スタツクＳ０から先に格納され
ているマイクロ命令Ｍ２のアドレスが取出され、
そこへ制御が戻される。しかし、マイクロ命令Ａ
３がさらに他のサブルーチン３へのリンク命令で
あつたり、またはマイクロ命令Ａ３の実行中にト
ラツプが発生したりするようなことがあれば、制
御はメインルーチン１へは戻らず、他のルーチン
例えばサブルーチン３へ移行することになる。こ
のときにマイクロ命令Ｍ１の実行の場合と同様
に、マイクロ命令Ａ３の後のマイクロ命令Ａ４の
アドレスが、スタツク４の新たなエリアである第
１スタツクＳ１に格納される。そこで起動された
サブルーチン３のマイクロ命令Ｂ１がマイクロ命
令Ａ２と同じようなリターン命令で、マイクロ命
令Ｂ２が通常の命令であるとすると、マイクロ命
令Ｂ２の実行が終了した段階で第１スタツクＳ１
からリターンアドレスであるマイクロ命令Ａ４の
アドレスが取出され、マイクロ命令Ａ４へ制御が
移行することになる。しかしながら、マイクロ命
令Ａ２を実行する段階では本来メインルーチン１
のマイクロ命令Ｍ２へ制御を戻すことを意図した
のであるから、上記のような制御移行は本来の意
図に反することになる。従つて、このような従来
の制御方式の下で、正しく制御がマイクロ命令Ｍ
２へ戻るようにするためには、サブルーチン２の
マイクロ命令Ａ４へ制御が戻つたのちに、メイン
ルーチン１へのリターン指示を行うリターン命令
を再度発行しなければならないことになる。
うな問題点があつた。第１図は従来方式による問
題点の説明図を示す。図中、１はメインルーチ
ン、２および３はサブルーチン、４はスタツク、
Ｍ１，Ｍ２………，Ａ１，Ａ２………，Ｂ１，Ｂ
２はそれぞれマイクロ命令を表わす。マイクロプ
ログラムはマイクロプログラム格納記憶装置
（CS）に格納され、逐次フエツチされ実行され
る。例えばマイクロプログラムのメインルーチン
１にあるマイクロ命令Ｍ１がサブルーチン２へリ
ンクする命令であり、これが実行されたとする
と、スタツク４の第０スタツクＳ０にリターン先
アドレスであるマイクロ命令Ｍ２のアドレスが格
納され、制御がサブルーチン２へ移行する。次に
サブルーチン２の命令が逐次実行されるが、ここ
でマイクロ命令Ａ２が呼出しルーチンへのリター
ンを指示する命令であるとすると、その実際のリ
ターン処理はマイクロ命令Ａ２の後に続くマイク
ロ命令Ａ３の実行後に実行される形となる。も
し、マイクロ命令Ａ２の後に続くマイクロ命令Ａ
３が通常の命令であり普通に実行されたとする
と、その後に第０スタツクＳ０から先に格納され
ているマイクロ命令Ｍ２のアドレスが取出され、
そこへ制御が戻される。しかし、マイクロ命令Ａ
３がさらに他のサブルーチン３へのリンク命令で
あつたり、またはマイクロ命令Ａ３の実行中にト
ラツプが発生したりするようなことがあれば、制
御はメインルーチン１へは戻らず、他のルーチン
例えばサブルーチン３へ移行することになる。こ
のときにマイクロ命令Ｍ１の実行の場合と同様
に、マイクロ命令Ａ３の後のマイクロ命令Ａ４の
アドレスが、スタツク４の新たなエリアである第
１スタツクＳ１に格納される。そこで起動された
サブルーチン３のマイクロ命令Ｂ１がマイクロ命
令Ａ２と同じようなリターン命令で、マイクロ命
令Ｂ２が通常の命令であるとすると、マイクロ命
令Ｂ２の実行が終了した段階で第１スタツクＳ１
からリターンアドレスであるマイクロ命令Ａ４の
アドレスが取出され、マイクロ命令Ａ４へ制御が
移行することになる。しかしながら、マイクロ命
令Ａ２を実行する段階では本来メインルーチン１
のマイクロ命令Ｍ２へ制御を戻すことを意図した
のであるから、上記のような制御移行は本来の意
図に反することになる。従つて、このような従来
の制御方式の下で、正しく制御がマイクロ命令Ｍ
２へ戻るようにするためには、サブルーチン２の
マイクロ命令Ａ４へ制御が戻つたのちに、メイン
ルーチン１へのリターン指示を行うリターン命令
を再度発行しなければならないことになる。
本発明は上記問題点の解決を図り、制御情報が
自動的にスタツクに格納されるようにして、プロ
グラム作成者が二重にリターン指示を行うなどの
負担を軽減し何ら制約を受けずにリンク指示又は
リターン指示のルーチンの変更ができるようにす
ることを目的としている。そのため本発明のアド
レススタツク制御方式は、上位ルーチンから下位
ルーチンへのリンケージをスタツクに復帰アドレ
スを格納することにより行うマイクロプログラム
制御による計算機において、既に復帰命令が発行
されている状態で上記下位ルーチンからさらに下
位の他のルーチンへ制御が移行する場合に上記ス
タツクに当該下位ルーチンへの復帰アドレスと共
にまたは当該下位ルーチンへの復帰アドレスに代
えて復帰命令発行後の制御移行である旨を表示す
るアドレス制御情報を格納するように構成し、上
記最下位にある他のルーチンにおける復帰命令の
実行にあたつて上記スタツク上のアドレス制御情
報が復帰命令発行後の制御移行である旨を表示し
ている場合にさらに上位レベルにあるスタツク上
に格納された復帰アドレスに制御を戻すように構
成したことを特徴としている。以下、図面を参照
しつつ説明する。
自動的にスタツクに格納されるようにして、プロ
グラム作成者が二重にリターン指示を行うなどの
負担を軽減し何ら制約を受けずにリンク指示又は
リターン指示のルーチンの変更ができるようにす
ることを目的としている。そのため本発明のアド
レススタツク制御方式は、上位ルーチンから下位
ルーチンへのリンケージをスタツクに復帰アドレ
スを格納することにより行うマイクロプログラム
制御による計算機において、既に復帰命令が発行
されている状態で上記下位ルーチンからさらに下
位の他のルーチンへ制御が移行する場合に上記ス
タツクに当該下位ルーチンへの復帰アドレスと共
にまたは当該下位ルーチンへの復帰アドレスに代
えて復帰命令発行後の制御移行である旨を表示す
るアドレス制御情報を格納するように構成し、上
記最下位にある他のルーチンにおける復帰命令の
実行にあたつて上記スタツク上のアドレス制御情
報が復帰命令発行後の制御移行である旨を表示し
ている場合にさらに上位レベルにあるスタツク上
に格納された復帰アドレスに制御を戻すように構
成したことを特徴としている。以下、図面を参照
しつつ説明する。
第２図は本発明の一実施例構成、第３図は本発
明の実施の一態様を示す。図中、１ないし４は第
１図に対応し、５はCS読出しアドレス作成回路、
６はマイクロプログラム格納記憶装置（CS）、７
−０ないし７−ｎはアドレス制御情報格納域、８
はアドレス制御情報線、９はCSデータ読出しア
ドレスバスを表わす。
明の実施の一態様を示す。図中、１ないし４は第
１図に対応し、５はCS読出しアドレス作成回路、
６はマイクロプログラム格納記憶装置（CS）、７
−０ないし７−ｎはアドレス制御情報格納域、８
はアドレス制御情報線、９はCSデータ読出しア
ドレスバスを表わす。
CS読出しアドレス作成回路５は、アドレス作
成用データに基づきCS６のアドレスを作成し、
結果をCSデータ読出しアドレスバス９に出力す
る。このアドレスに従つてCS６の命令データが
フエツチされる。マイクロ命令がリンク命令やリ
ターン命令のようなものである場合には、そのと
きのスタツク４の書込み読出しアドレスであるス
タツクポインタに従つてスタツク４へCS６のア
ドレスが格納されたり、スタツク４からCS６の
アドレスが取出されたりする。スタツク４のアド
レス制御情報格納域７−０，………は後述するよ
うなアドレス制御のために用いられる情報の格納
エリアである。
成用データに基づきCS６のアドレスを作成し、
結果をCSデータ読出しアドレスバス９に出力す
る。このアドレスに従つてCS６の命令データが
フエツチされる。マイクロ命令がリンク命令やリ
ターン命令のようなものである場合には、そのと
きのスタツク４の書込み読出しアドレスであるス
タツクポインタに従つてスタツク４へCS６のア
ドレスが格納されたり、スタツク４からCS６の
アドレスが取出されたりする。スタツク４のアド
レス制御情報格納域７−０，………は後述するよ
うなアドレス制御のために用いられる情報の格納
エリアである。
第３図において、第１図と同様にマイクロ命令
Ｍ１とマイクロ命令Ａ３とがリンク命令、マイク
ロ命令Ａ２とマイクロ命令Ｂ１とがリターン指示
の命令であるとする。スタツク４へのスタツクポ
インタが第０スタツクＳ０をポイントし、アドレ
ス制御情報線８が論理「０」となつているような
状態で、メインルーチン１のマイクロ命令Ｍ１が
実行されると、スタツクポインタのポイントする
第０スタツクＳ０にリターンアドレスとして次の
マイクロ命令Ｍ２のアドレスが格納され、スタツ
クポインタは次の第１スタツクＳ１をポイントす
るように更新される。アドレス制御情報格納域７
−０にはアドレス制御情報線８の値に従つて
「０」が格納される。その後に制御はサブルーチ
ン２のマイクロ命令Ａ１に移る。マイクロ命令Ａ
１が実行され、リターン指示の命令であるマイク
ロ命令Ａ２が実行されると、アドレス制御情報線
８は論理「１」を示すようにされる。この論理
「１」の状態は例えば実際にリターン処理がなさ
れるまで続き、リターン処理の制御が完了した時
点で論理「０」に戻されるようになる。次にリン
ク命令であるマイクロ命令Ａ３が実行されると、
マイクロ命令Ｍ２へのリターン処理は一旦保留さ
れ、次のようにアドレス制御が行われる。まずス
タツクポインタがポイントする第１スタツクＳ１
へ次のマイクロ命令Ａ４のアドレスを格納する。
Ｍ１とマイクロ命令Ａ３とがリンク命令、マイク
ロ命令Ａ２とマイクロ命令Ｂ１とがリターン指示
の命令であるとする。スタツク４へのスタツクポ
インタが第０スタツクＳ０をポイントし、アドレ
ス制御情報線８が論理「０」となつているような
状態で、メインルーチン１のマイクロ命令Ｍ１が
実行されると、スタツクポインタのポイントする
第０スタツクＳ０にリターンアドレスとして次の
マイクロ命令Ｍ２のアドレスが格納され、スタツ
クポインタは次の第１スタツクＳ１をポイントす
るように更新される。アドレス制御情報格納域７
−０にはアドレス制御情報線８の値に従つて
「０」が格納される。その後に制御はサブルーチ
ン２のマイクロ命令Ａ１に移る。マイクロ命令Ａ
１が実行され、リターン指示の命令であるマイク
ロ命令Ａ２が実行されると、アドレス制御情報線
８は論理「１」を示すようにされる。この論理
「１」の状態は例えば実際にリターン処理がなさ
れるまで続き、リターン処理の制御が完了した時
点で論理「０」に戻されるようになる。次にリン
ク命令であるマイクロ命令Ａ３が実行されると、
マイクロ命令Ｍ２へのリターン処理は一旦保留さ
れ、次のようにアドレス制御が行われる。まずス
タツクポインタがポイントする第１スタツクＳ１
へ次のマイクロ命令Ａ４のアドレスを格納する。
アドレス制御情報格納域７−１にはアドレス制
御情報線８の値に従つて「１」が格納される。す
なわち、アドレス制御情報格納域７−１の値が
「１」であるということは、既にリターン指示が
なされている状態でリンク処理が実行されたこと
を意味する。スタツクポインタは次の第２スタツ
クＳ２をポイントするよう更新され、制御はサブ
ルーチン３のマイクロ命令Ｂ１へ移行する。マイ
クロ命令Ｂ１によりリターンの指示がなされマイ
クロ命令Ｂ２の実行が終ると、リターン処理のた
めにまずスタツクポインタが１つ前の第１スタツ
クＳ１をポイントするよう更新され、アドレス制
御情報格納域７−１が参照される。アドレス制御
情報格納域７−１のアドレス制御情報は「１」と
なつていることから、この第１スタツクＳ１に格
納されているマイクロ命令Ａ４へ制御を移行する
と共に、スタツクポインタは１つ前の第０スタツ
クＳ０をポイントするよう更新され、同様にアド
レス制御情報格納域７−０が参照される。今度は
値が「０」となつていることから正しい戻り先で
あることを認知し、その第０スタツクＳ０に格納
されているマイクロ命令Ｍ２のアドレスへ制御を
移行するよう処理する。従つて第１図に示した従
来例の如くサブルーチン２のマイクロ命令Ａ４以
降の命令によつて二重にリターン指示を行う必要
はなくなる。なお上記の制御はリンクやリターン
の指示が二重三重に重なつた場合においても同様
である。
御情報線８の値に従つて「１」が格納される。す
なわち、アドレス制御情報格納域７−１の値が
「１」であるということは、既にリターン指示が
なされている状態でリンク処理が実行されたこと
を意味する。スタツクポインタは次の第２スタツ
クＳ２をポイントするよう更新され、制御はサブ
ルーチン３のマイクロ命令Ｂ１へ移行する。マイ
クロ命令Ｂ１によりリターンの指示がなされマイ
クロ命令Ｂ２の実行が終ると、リターン処理のた
めにまずスタツクポインタが１つ前の第１スタツ
クＳ１をポイントするよう更新され、アドレス制
御情報格納域７−１が参照される。アドレス制御
情報格納域７−１のアドレス制御情報は「１」と
なつていることから、この第１スタツクＳ１に格
納されているマイクロ命令Ａ４へ制御を移行する
と共に、スタツクポインタは１つ前の第０スタツ
クＳ０をポイントするよう更新され、同様にアド
レス制御情報格納域７−０が参照される。今度は
値が「０」となつていることから正しい戻り先で
あることを認知し、その第０スタツクＳ０に格納
されているマイクロ命令Ｍ２のアドレスへ制御を
移行するよう処理する。従つて第１図に示した従
来例の如くサブルーチン２のマイクロ命令Ａ４以
降の命令によつて二重にリターン指示を行う必要
はなくなる。なお上記の制御はリンクやリターン
の指示が二重三重に重なつた場合においても同様
である。
以上説明した如く本発明によれば、マイクロプ
ログラムの作成段階においてサブルーチンへのリ
ンクおよびサブルーチンからのリターンの処理を
特殊な制御移行を意識することなく何の制約も受
けずにプログラム作成を行うことが可能となる。
ログラムの作成段階においてサブルーチンへのリ
ンクおよびサブルーチンからのリターンの処理を
特殊な制御移行を意識することなく何の制約も受
けずにプログラム作成を行うことが可能となる。
第１図は従来方式による問題点の説明図、第２
図は本発明の一実施例構成、第３図は本発明の実
施の一態様を示す。 図中、１はメインルーチン、２および３はサブ
ルーチン、４はスタツク、５はCS読出しアドレ
ス作成回路、６はマイクロプログラム格納記憶装
置、７−０ないし７−ｎはアドレス制御情報格納
域、８はアドレス制御情報線、９はCSデータ読
出しアドレスバスを表わす。
図は本発明の一実施例構成、第３図は本発明の実
施の一態様を示す。 図中、１はメインルーチン、２および３はサブ
ルーチン、４はスタツク、５はCS読出しアドレ
ス作成回路、６はマイクロプログラム格納記憶装
置、７−０ないし７−ｎはアドレス制御情報格納
域、８はアドレス制御情報線、９はCSデータ読
出しアドレスバスを表わす。
Claims (1)
- １ 上位ルーチンから下位ルーチンへのリンケー
ジをスタツクに復帰アドレスを格納することによ
り行うマイクロプログラム制御による計算機にお
いて、既に復帰命令が発行されている状態で上記
下位ルーチンからさらに下位の他のルーチンへ制
御が移行する場合に上記スタツクに当該下位ルー
チンへの復帰アドレスと共にまたは当該下位ルー
チンへの復帰アドレスに代えて復帰命令発行後の
制御移行である旨を表示するアドレス制御情報を
格納するように構成し、上記最下位にある他のル
ーチンにおける復帰命令の実行にあつて上記スタ
ツク上のアドレス制御情報が復帰命令発行後の制
御移行である旨を表示している場合にさらに上位
レベルにあるスタツク上に格納された復帰アドレ
スに制御を戻すように構成したことを特徴とする
アドレススタツク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4827781A JPS57162031A (en) | 1981-03-31 | 1981-03-31 | Address stack control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4827781A JPS57162031A (en) | 1981-03-31 | 1981-03-31 | Address stack control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162031A JPS57162031A (en) | 1982-10-05 |
| JPS6325372B2 true JPS6325372B2 (ja) | 1988-05-25 |
Family
ID=12798934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4827781A Granted JPS57162031A (en) | 1981-03-31 | 1981-03-31 | Address stack control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130475A (ja) * | 1988-11-10 | 1990-05-18 | Nec Corp | 探針 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811208A (en) * | 1986-05-16 | 1989-03-07 | Intel Corporation | Stack frame cache on a microprocessor chip |
-
1981
- 1981-03-31 JP JP4827781A patent/JPS57162031A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130475A (ja) * | 1988-11-10 | 1990-05-18 | Nec Corp | 探針 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162031A (en) | 1982-10-05 |
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