JPH0150936B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は仮想記憶処理装置の制御方法に係り、
特に複数アドレスにアクセスする命令に対するペ
ージフオールト処理を改良した仮想記憶処理装置
に関する。

計算機システムにおける仮想記憶方法は、実際
の主メモリ（以下単にメモリと呼ぶ）よりも大き
いアドレス空間をプログラム上で自由に指定でき
るようにするためのもので、プログラムによるア
クセス時にそのアクセス先の内容がメモリ上にな
い時は、大容量の補助記憶装置から通常ページと
呼ばれる単位でメモリ内容の入れ替え（ページフ
オールト）が行われる。

この方式を実現するためには、プログラム上の
アドレス（論理アドレス）を実際のメモリのアド
レス（物理アドレス）に変換するアドレス変換処
理と、上記のページフオールト処理等を行う仮想
記憶処理装置が用いられる。

この仮想記憶処理装置では、アドレス変換処理
時にページフオールトの必要性を検出した時、実
行中のプログラムカウンタ（以下PCと略す）と
プログラムステイタス（以下PSWと略す）を退
避し、該当ページを補助記憶装置からメモリ上へ
持ち上げ、その後退避していたPC，PSWを回復
して命令再開するように制御する。しかし、メモ
リ書込みを行つた後さらにメモリアクセスを有す
る命令（複数オペランドアドレスを有する命令）
の場合には、最初の書込み後のメモリアクセスに
てページフオールト発生すると、既にメモリ書込
みを行つた後であるため、その命令から再開する
ことができない。

これを解決するためには、マイクロプログラム
のアドレスカウンタや、処理装置内部の関連レジ
スタを全て退避し、該当ページをメモリ上へ持ち
上げた後、それらを回復し、ページフオールト検
出時のマイクロプログラムステツプから再開する
方法が考えられるが、この方法ではハードウエア
の増加と、関連レジスタの退避回復に時間がかか
りすぎるという欠点がある。

そこで、従来の仮想記憶処理装置では、メモリ
書込み後に更にメモリアクセスを有する命令に対
して、メモリ書込み前にそれ以降アクセスする全
アドレスをページフオールト発生せぬかどうか事
前チエツクしてからメモリ書込みを行う方式をと
つている。しかし、ページフオールト事前チエツ
クには時間がかかり、その分だけ命令実行速度が
落ちる欠点がある。

一方、プラント制御などリアルタイム性を要求
されるシステムにおいては、全てのプログラムが
仮想記憶で動くのではなく、制御用プログラムは
実空間（メモリにプログラムが常駐）で高レスポ
ンスに動き、一部のオフラインプログラムだけが
仮想空間で動くことがわかつている場合や、シス
テムによつては全てのプログラムが実空間で動く
場合がありうる。このような場合に対しても前記
ページフオールト事前チエツクを行うと、命令実
行速度向上のために大きな障害となる。

本発明の目的は、上記した従来技術の欠点をな
くし、ページフオールトの必要のないプログラム
の命令実行を高速に行えるようにした仮想記憶処
理装置の製御方法を提供するにある。

本発明は、仮想記憶方式を用いた計算機システ
ム内の処理装置内にプログラムまたは何らかの手
段にて書換え可能なフラグを設け、メモリ書込み
後に更にメモリアクセスを有する命令の場合に、
本フラグがオフのときは書込み前にそれ以降アク
セスする全アドレスがページフオールト発生せぬ
ことを事前チエツクするが、本フラグがオンのと
きはこの事前チエツクを行わず、実行時間を短縮
するように構成したことを特徴とするものであ
る。

以下、本発明を実施例により詳細に説明する。
第１図は本発明を適用した計算機システムの全体
構成図の例を示すもので、バス８はバス制御装置
１４によつて制御され、バス８に接続されるメモ
リ制御装置２、命令デコードプロセツサ４、命令
実行プロセツサ１１、入出力プロセツサ５の間の
データ転送を行なう。メモリ制御装置２はメモリ
バス７を介して、主メモリ１を制御する。主メモ
リ１にはプログラム及びデータが格納される。

これら各装置の機能を以下に説明する。主メモ
リ１及びメモリ制御装置２は、仮想記憶を実現す
るための動的アドレス変換機能を有し、バス８を
介してプログラムからアクセスされた論理アドレ
スに対して、そのアドレスの上位ビツトに対応す
るセグメントテーブルを主メモリ１より読出し、
このセグメントテーブルの内容と論理アドレスの
中位ビツトとから計算されるページテーブルを主
メモリ１より読出し、このページテーブルの内容
と論理アドレスの下位ビツトとから計算される物
理アドレスを決定してメモリ１へのアクセスを行
う。

しかし、論理アドレスに対応する、物理アドレ
スは必ずしもメモリ１上にあるとは限らない。こ
のため、ページテーブルは対応する物理アドレス
がメモリ上にあるかどうかを示す情報を持ち、メ
モリ制御装置２はこの情報を判定し、メモリ１上
にない場合にはページフオールトとしてメモリア
クセス要求元に応答する。また、ページテーブル
は対応する物理アドレスのデータがメモリ１上か
ら補助記憶装置６に転送中あるいは補助記憶装置
６からメモリ１上へ転送中であることを示す情報
をも持ち、またバス８からメモリアクセスの際に
メモリ制御装置２に渡される情報の中にそのメモ
リアクセスがページテーブルに対応する物理アド
レスのデータをメモリ１と補助記憶装置６間で転
送するためのアクセスであることを示す情報を持
ち、メモリ制御装置２はこれら情報を判定し、当
該データがメモリ１と補助記憶装置間で転送中の
ときに、そのための転送以外のアクセスにもペー
ジフオールトとして応答する。

内部にプログラムカウンタ（PC）を有する命
令デコード用プロセツサ４は、バス８を介してメ
モリ制御装置２にアクセスし、主メモリ１内に格
納されたプログラムを上記PCの内容に従つて読
出し、そのプログラムを解読し、その解読結果を
命令デコードプロセツサ〜命令実行プロセツサ間
インターフエイス１２を介して命令実行プロセツ
サ１１に転送する。ただし、プログラム読出し時
にメモリ制御装置２からページフオールトである
ことを知らされた時は、これをページフオールト
として命令実行プロセツサ１１に報告する。また
バス８を介して入出力プロセツサ５からの割込を
受付ける機能を有し、これを命令実行プロセツサ
に報告する。

命令実行プロセツサ１１は前記転送されたプロ
グラム解読結果に従い、バス８を介してメモリ制
御装置２にアクセスし、主メモリ１のデータを読
出し、あるいは自プロセツサ内の演算レジスタの
データを読出し、所定の演算を行い、その結果を
再び主メモリ１に書込み、あるいは自プロセツサ
内演算レジスタに格納する。また、命令によつて
は、命令実行プロセツサ〜浮動小数点プロセツサ
間インターフエイス９を介して、浮動小数点プロ
セツサ３にて演算を行う。また条件分岐命令等で
は条件判定後、分岐する場合には、命令デコード
プロセツサ〜命令実行プロセツサ間インターフエ
イス１２を介して命令デコードプロセツサ４内の
プログラムカウンタに分岐先アドレスをセツトす
る。また、バス８を介して、入出力プロセツサ５
に割込を入力することができる。なお、メモリア
クセス時にページフオールトであつたときは、ペ
ージフオールト対応処理を行う。（この対応処理
の詳細は後述する。） 入出力プロセツサ５は入出力バス１０を制御
し、またバス８を介してメモリ制御装置２と接続
され、入出力バス内に接続される補助記憶装置６
及び一般入出力装置１３と、主メモリ１との間の
データ転送を行う。また、バス８を介して、命令
実行プロセツサ１１からの割込を受付け、また命
令デコードプロセツサ４へ、入出力装置からの割
込を入れる機能を有する。

バス制御装置１４は、バス８を制御するための
もので、バス８に接続されるメモリ制御装置２、
命令デコードプロセツサ４、命令実行プロセツサ
１１、入出力プロセツサ５から各々出力されるバ
ス占有要求信号を受付け、優先判定を行つた後、
どれか一つに対しバス占有許可信号を出力する。
この占有許可信号を受けた装置はバス８に送信
先、メモリアドレス、同データ、割込レベル、同
メツセージ等の情報を乗せることができる。

以上が第１図に示したシステムの動作概要であ
るが、本発明に係わるページフオールト有無の点
検機構は命令実行プロセツサ１１に組込まれてい
る。

第２図は本発明の一実施例を示す命令実行プロ
セツサ１１の構成図で、シーケンサ３０は、命令
デコードプロセツサ４より命令解読データ送信信
号３１と命令対応シーケンサ先頭番地３２を受取
り、これによつて決まる命令を実行する。また命
令デコードプロセツサ〜命令実行プロセツサ間デ
ータ信号３５に乗つている命令のアドレス情報
は、入力セレクタ３８、演算器１６、命令実行プ
ロセツサ内データバス１５を介して各種レジスタ
へセツトされる。この取込みが終了すると、命令
デコードプロセツサ４に対し命令解読データ受付
信号３３を出力し、命令デコードプロセツサ４
は、次の命令の準備をする。また条件分岐命令等
では、命令実行プロセツサ内データバス１５を介
して命令デコードプロセツサ〜命令実行プロセツ
サ間データ信号３５に分岐先アドレスを乗せ、プ
ログラムカウンタセツト信号３４を送信する。命
令実行プロセツサ内データバス１５には、演算器
１６の出力の他にステータス制御装置１７の出
力、浮動小数点プロセツサ３からの転送データ
９、エラー要因レジスタ２７の出力も乗せること
ができ、そのデータはアドレスレジスタ２３、書
込みデータレジスタ２４、演算レジスタ２８（以
下GRと称する）、ワークレジスタ２９（以下WK
と称する。）へセツトされたり、命令実行プロセ
ツサ〜浮動小数点プロセツサ間インターフエイス
９や命令デコードプロセツサ〜命令実行プロセツ
サ間データ信号３５に出力されたりする。これら
の制御はシーケンサ３０が行う。第２図では煩雑
化を避けるためこれらの制御信号は省略してい
る。また、GR２８、WK２９は各々、複数のレ
ジスタを有するレジスタフアイルであり、そのア
ドレスもシーケンサ３０が制御する。

演算器１６のＡ入力には入力セレクタ３７を介
し、GR２８，WK２９、読出しデータレジスタ
２５の出力、あるいはシーケンサ３０が直接デー
タパターンを制御するリテラルデータ３６が入力
でき、また、Ｂ入力にはGR２８，WK２９、読
出しデータレジスタ２５の出力、命令デコードプ
ロセツサ〜命令実行プロセツサ間データ信号３５
が入力でき、これら入力の組合わせと演算モード
（＋，−など）をシーケンサ３０が指定することに
より所定の演算を行うことができる。

また、バス８を介してのメモリアクセスについ
ては、バス要求応答制御回路２６の制御により、
アドレスレジスタ２３で指定されるアドレスに書
込みデータレジスタ２４の内容を書込み、あるい
は読出しデータレジスタ２５にメモリより読出し
た内容をセツトし、またページフオールトを含む
エラーがあつたときはエラー要因レジスタ２７に
その要因をセツトする。シーケンサ３０は、バス
要求応答制御回路２６に起動をかけた後、読出し
データ取込みまたは書込み終了を持ち、同回路２
６より応答を受けると待ちを解除して、次の処理
へ進む。

入出力プロセツサ５への割込については、割込
レベルごとに特定のアドレスがあらかじめ割付け
られており、前記メモリ書込みアクセスと同一手
順により行われる。

ステータス制御装置１７は、演算結果及び途中
結果を示すフラグを制御するもので、演算器１６
の出力とシーケンサ３０の指定により、これらの
フラグを制御する。

第３図は、上述した命令実行プロセツサ１１内
のステータス制御装置１７の詳細構成を示すもの
で、演算結果を示すネガ（NEGA）、ゼロ
（ZERO）、イーブン（EVEN）、オーバーフロー
（OVF）、キヤリー（CAR）の５つの演算インデ
イケータ３９〜４３の他に、本発明の特徴である
ページフオールト事前チエツク不要フラグ４４
と、これに関連し「ページフオールト事前チエツ
クをやつたあるいはページフオールト事前チエツ
クが不要であつた」ことを示す、リハーサルフラ
グ４５を有する。

この５つの演算インデイケータ３９〜４３とペ
ージフオールト事前チエツク不要フラグ４４は、
プログラムステイタスワード（PSW）の一部で
ある。PSWは、サブルーチンジヤンプや、タス
ク切換の際に、メモリ上の退避エリアに格納され
たり、そこから取出されて新しいPSWとしてセ
ツトされたりするところの、そのプログラムに個
有のステータス情報であり、そのフオーマツトを
第４図に示す。

第４図で、ビツトNo.０〜３はプログラムの実行
レベル、ビツトNo.４〜７はメモリプロテクシヨン
のための情報であるが、本特許にはさほど関係な
いため、詳細説明は省略する。ビツトNo.10がペー
ジフオールト事前チエツク不要フラグ４４、ビツ
トNo.11〜15が５つの演算インデイケータ３９〜４
３に対応する。

そこで第３図に戻つて、シーケンサ３０から送
られたステータス制御フアンクシヨン信号４７、
演算器の出力４６、インデイケータ３９〜４３自
身の出力５５はステータス制御回路５４に入力さ
れ、その出力は各インデイケータ３９〜４３の入
力データとなつている。そしてシーケンサ３０か
らのステータスセツト信号４８がオンすると、各
インデイケータ３９〜４３は更新される。また、
PSWセツト信号４９がオンすると、演算器出力
４６のビツトNo.11〜15の内容が、NEGA，
ZERO，EVEN，OVF，CARの各インデイケー
タ３９〜４３にセツトされると同時に、データバ
ス１５のビツトNo.10の内容が、ページフオールト
事前チエツク不要フラグ４４にセツトされる。ま
たPSWREAD信号５０がオンすると、各インデ
イケータ３９〜４３の出力がデータバス１５のビ
ツトNo.11〜15に、ページフオールト事前チエツク
フラグ４４の出力が、同バス１５のビツトNo.10に
オンバスされる。

リハーサルフラグ４５は、リハーサルフラグセ
ツト信号５１がオンするとセツトされ、一つの命
令の実行が終わつたことを示す信号である命令実
行終了信号５２がオンするとリセツトされる。

各インデイケータ３９〜４３の出力５５、ペー
ジフオールト事前チエツク不要フラグ４４の出力
５６、リハーサルフラグ４５の出力５７はシーケ
ンサに送られ、各フラグのオンオフの判定をシー
サンサ３０にて行うことができる。

第５図は命令実行プロセツサ１１内のシーケン
サ３０の詳細構成を示すもので、シーケンサ用マ
イクロプログラム格納ROM（読み出し専用メモ
リ）６０には、各種命令、エラー処理、割込処理
に対応したマイクロプログラムが格納されてい
る。そのアドレス６９は、ROMアドレスセレク
タ５９０，５９１により、普通は、ROMアドレ
スカウンタ６１によつて＋１されたアドレス６８
が選ばれ、命令の先頭即ち、命令実行終了信号５
２がオンしているときは、命令デコードプロセツ
サから送られる命令対応シーケンサ先頭番地３２
が選ばれ、ページフオールトを含むエラー発生
時、即ちバス応答エラー信号７４がオンのときは
固定アドレス７５が選ばれ、条件判定の際には、
条件成立時に条件成立信号６５がオンし、ジヤン
プアドレス６７が選ばれる。この選ばれたROM
アドレスに対応したROM出力７０は、マシンサ
イクル毎にマイクロインストラクシヨンセツト信
号７６がオンするタイミングで、マイクロインス
トラクシヨンレジスタ６２にセツトされる。

マイクロインストラクシヨンレジスタ６２の出
力は、命令実行プロセツサ１１全体を制御する信
号であり、リテラルデータ３６、バス起動制御信
号７１、命令解読データ受付信号３３、プログラ
ムカウンタセツト信号３４、ステータス制御フア
ンクシヨン信号４７、リハーサルフラグセツト信
号５１、ステータスセツト信号４８、PSWセツ
ト信号４９、PSWREAD信号５０、命令実行終
了信号５２、TESTBITセレクタ制御信号６６、
ジヤンプアドレス６７その他の各種制御信号７２
から成る。

TESTBITセレクタ５８は、TESTBITセレク
タ制御信号６６によつて制御され、通常は、その
出力条件成立信号６５はオフであるが、マイクロ
プログラムにて条件判定行う場合には、判定した
いビツトが選択され、そのビツトがオンならば、
条件成立信号６５がオンとなる。セレクタ５８の
入力としては前記説明の、演算インデイケータ出
力５５、ページフオールト事前チエツク不要フラ
グ出力５６、リハーサルフラグ出力５７の他、各
種ラストビツト６４がある。

クロツク制御回路６３は定周期のタイミングパ
ルス５３、マイクロインストラクシヨンセツト信
号７６を発生する回路であり、命令の先頭におい
ては、命令対応シーケンサ先頭番地３２等がそろ
つたことを示す命令解続データ送信信号３１がオ
ンするまで、また、バス８とのデータ転送におい
て、応答があつたことを示すバス応答制御信号７
３がオンするまで、前記タイミングパルス５３、
マイクロインストラクシヨンセツト信号７６をサ
プレスする機能を有する。

以上で実施例の構成の説明を終え、次にこの実
施例における処理フローを第６図および第７図に
よつて説明する。

第６図は、演算レジスタ２８を構成するレジス
タGR１〜GR１６（第２図）をメモリ１上へ退
避するための命令（SAVE REGISTER）に対応
するシーケンサ３０のマイクロプログラム処理を
示したものである。

本命令は、レジスタGR１の内容をメモリ１に
書込んだ後に、レジスタGR２〜GR１６の内容
もメモリへ書込むため、最初に述べたように、ペ
ージフオールト事前チエツクが必要な命令であ
る。

そこでステツプ１００では、命令デコードプロ
セツサ４からのデータ信号３５（オペランドアド
レスを示す。）をワークレジスタ２９内のレジス
タWK１に取込み、命令解続データ受付信号３３
をオンして命令デコードプロセツサ４にデータ受
取つたことを知らせ、ページフオールト事前チエ
ツク不要フラグ４４を判定して、本フラグ立つて
いれば以下のステツプ１０１〜１０４をとばし
て、ステツプ１０５へジヤンプする。

ステツプ１０１〜１０４では、レジスタ退避エ
リアの先頭番地と最終香地についてページフオー
ルトが発生するかどうかを、メモリ読出しアクセ
スにより確認する。即ち、ステツプ１０１，１０
３でレジスタWK１の内容とそれに１５を加えた
内容をアドレスレジスタ２３にセツトしてメモリ
読み出しを行い、その結果をステツプ１０２，１
０４でしらべ、ページフオールトを含むエラーが
あつたときは、第５図のエラー信号７４がオン
し、固定アドレス７５が選択され、TRAPルー
チン（第７図）へジヤンプする。ページフオール
トを含むエラーがなければ、ステツプ１０５へ進
む。

ステツプ１０５では、リハーサルフラグ４５を
セツトする、本フラグは、「ページフオールト事
前チエツクをやつたあるいはページフオールト事
前チエツクが不要であつた」ことを示し、命令実
行終了時にリセツトされる。

ステツプ１０６〜１０９は、本命令の本来の処
理であるレジスタGR１〜GR１６のメモリへの
格納処理である。即ちレジスタWK１の指示する
アドレスから順に16個のレジスタGR１〜GR１
６の内容を順次主メモリ上へ書込む。もし、この
途中でページフオールトを含むエラー発生があつ
た時は、TRAPルーチンへジヤンプする。

このようにページフオールト事前チエツク不要
の場合には、ステツプ１０１〜１０４の２回のメ
モリアクセスを省略することができる。

第７図はTRAPルーチンの処理と、OS（オペレ
ーテイングシステム）のページフオールト処理を
示す。

TRAPルーチンのステツプ２００では、エラ
ー要因をレジスタWK１に取込み、ステツプ２０
１ではページフオールトかどうか判定する。ペー
ジフオールト以外ならばハードエラー処理プログ
ラムへジヤンプする。ステツプ２０２ではリハー
サルフラグ４５がオンかどうか判定し、オンなら
ば、ページフオールトが発生するはずでないのに
発生したということでハードエラー処理プログラ
ムへジヤンプする。第６図の例ではステツプ１０
７，１０９等からのページフオールトによる
TRAPルーチンへのジヤンプがこれに相当する。
ステツプ２０３，２０４ではページフオールト発
生時のメモリアクセス情報とそのときのPCと
PSWをメモリ１へ退避する。なおここでいうPC
とは命令デコードプロセツサ４のPCではなく、
命令開始時に、命令デコードプロセツサ〜命令実
行プロセツサ間インターフエイス１２を介して取
込まれ、命令実行プロセツサ１１内に格納される
PCのことである。本PCについては、第２図でも
説明しなかつたが、その出力はデータバス１５に
乗せることができ、PSWと同様に、メモリ１へ
格納できる。

ステツプ２０５ではメモリ１よりOSページフ
オールト処理に対応する新たなPC，PSWを読出
し、このPSW内の演算インデイケータ３９〜４
３、ページフオールトに事前チエツク不要ビツト
４４を命令実行プロセツサ１１内の所定のフラグ
にセツトし、PCは命令デコードプロセツサ４の
PCにセツトし、命令実行終了とする。

ここで制御はOSに移され、OSのページフオー
ルト処理へリンクすると、ここではステツプ３０
０で退避したメモリアクセス情報をもとにページ
フオールト該当ページを補助記憶装置からメモリ
へ上げ、ステツプ３０１で先に退避したPC，
PSWを再びセツトして、命令再開をする。

以上のように、本発明によればページフオール
ト事前チエツク不要ビツトを設けることにより、
ページフオールトが発生せぬことがあらかじめ分
つている場合には、ページフオールト事前チエツ
クを省略することができる。

この効果は、処理装置システムが大きくなり、
メモリまでの読出しアクセスが遅くなるほど効果
が大きい。

しかも、このフラグをチエツクするのは、マイ
クロプログラムで行うが、マイクロプログラムは
一般に並列処理性が高く、このチエツクのために
１ステツプ増加とはならないこと、近年の命令の
高機能化により、メモリ書込み後に更に、メモリ
アクセスを有する命令の比重が増えていることな
どから、本発明は大きな効果がある。

更にページフオールト事前チエツク不要ビツト
を、タスクあるいはサブルーチン毎に切換える
PSWの中の１ビツトとすれば、常駐タスク、常
駐サブルーチンではページフオールト事前チエツ
クをやらない等の極細かい使い分けが、煩雑さを
増加させることなく実現でき、リアルタイム性を
要求されるシステムにおいて、平均命令実行速度
の向上に大きな効果がある。

【図面の簡単な説明】

第１図は本発明に関わる、計算機システムの全
体構成図、第２図は第１図の中の命令実行プロセ
ツサの構成図、第３図は第２図のプロセツサ内の
ステータス制御装置の実施例を示す図、第４図は
PSWのフオーマツト例を示す図、第５図は第２
図の命令実行プロセツサ内のシーケンサの詳細構
成図、第６図は第２図の命令実行マイクロプログ
ラムによる本発明に関わる処理フローの例を示す
図、第７図は同じくTRAPルーチンの処理フロ
ーとOSのページフオールト処理フローを示す図
である。 １…主メモリ、２…メモリ制御装置、４…命令
デコードプロセツサ、５…入出力プロセツサ、６
…補助記憶装置、１１…命令実行プロセツサ、１
７…ステータス制御装置、３０…シーケンサ、４
４…ページフオールト事前チエツク不要フラグ、
４５…リハーサルフラグ、６０…シーケンサ用マ
イクロプログラム格納ROM。

Claims (1)

1. 【特許請求の範囲】 １ プログラム上の論理アドレスを主メモリ上の
   物理アドレスに変換する動的アドレス変換機構
   と、該アドレス変換時にページフオールトが必要
   が否かを検出するページフオールト検出手段と、
   ページフオールト検出時現在のプログラムカウン
   タの内容とプログラムステータスを退避したの
   ち、所要のページフオールト処理を行うオペレー
   テングシステムに制御を移し、該所要のページフ
   オールト処理の終了時点から上記退避していたプ
   ログラムカウンタの内容とプログラムステータス
   を回復して命令の実行を再開するように制御する
   ページフオールト機構を有した仮想記憶処理装置
   において、 現在走行しているプログラムの使用するデータ
   が、主メモリ上に存在しており且つページフオー
   ルトが発生し得ぬことを示すフラグをプログラム
   ステータス上に設けると共に、メモリ書込みを行
   つた後更にメモリアクセスを有する複数アドレス
   命令であつて、且つ該複数のメモリアクセスにお
   いては、上記フラグがオフであれば上記複数アド
   レス命令の実行前に該命令実行時のメモリアクセ
   スに対してページフオールトが発生するか否かを
   チエツクし、ページフオールト発生時には所要の
   ページフオールト処理を上記ページフオールト機
   構により行つた後に上記複数アドレス命令を実行
   するように制御し、上記フラグがオンであれば上
   記ページフオールト発生の事前チエツクを行わず
   に上記複数アドレス命令を直ちに実行するように
   制御する構成とした仮想記憶処理装置の制御方
   法。