JPH0554141B2 - - Google Patents
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- JPH0554141B2 JPH0554141B2 JP59238872A JP23887284A JPH0554141B2 JP H0554141 B2 JPH0554141 B2 JP H0554141B2 JP 59238872 A JP59238872 A JP 59238872A JP 23887284 A JP23887284 A JP 23887284A JP H0554141 B2 JPH0554141 B2 JP H0554141B2
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- 238000000034 method Methods 0.000 claims description 50
- 238000012545 processing Methods 0.000 claims description 46
- 238000013519 translation Methods 0.000 claims description 13
- 238000012546 transfer Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶制御方式、特にマイクロプロ
グラミング制御方式を採用するデータ処理装置に
おける仮想記憶制御方式において、アドレス変換
例外検出による命令中断後の命令再開を、命令の
種別等によつて効率的に行い得るようにした仮想
記憶制御方式に関するものである。
グラミング制御方式を採用するデータ処理装置に
おける仮想記憶制御方式において、アドレス変換
例外検出による命令中断後の命令再開を、命令の
種別等によつて効率的に行い得るようにした仮想
記憶制御方式に関するものである。
第５図は従来の仮想記憶制御方式による処理の
例を示している。
例を示している。
仮想記憶制御方式の場合、一般に論理アドレス
から実アドレスに変換を行う過程で、セグメント
テーブルおよびページテーブルを牽引し、このと
きテーブルの該当するエントリが無効（インバリ
ツド）であれば、ベージ・フオルトまたはセグメ
ント・フオルトとして、アドレス変換例外のプロ
グラム割込みを発生させる。
から実アドレスに変換を行う過程で、セグメント
テーブルおよびページテーブルを牽引し、このと
きテーブルの該当するエントリが無効（インバリ
ツド）であれば、ベージ・フオルトまたはセグメ
ント・フオルトとして、アドレス変換例外のプロ
グラム割込みを発生させる。
マイクロプログラミング制御方式により各命令
を処理する中央処理装置（CPU）の場合、第５
図に示すように、処理７０による主記憶（MS）
アクセスで、アドレス変換が不可能なことが検知
されると、中央処理装置は、処理７１により、自
身のレジスタやアドレススタツク等の情報を、
MS上に予め定められた固定領域へ格納する。そ
して、処理７２により、プログラム状態語
（PSW）内に設けられた命令中断表示ビツトをオ
ンにし、プログラム割込みを起こす。
を処理する中央処理装置（CPU）の場合、第５
図に示すように、処理７０による主記憶（MS）
アクセスで、アドレス変換が不可能なことが検知
されると、中央処理装置は、処理７１により、自
身のレジスタやアドレススタツク等の情報を、
MS上に予め定められた固定領域へ格納する。そ
して、処理７２により、プログラム状態語
（PSW）内に設けられた命令中断表示ビツトをオ
ンにし、プログラム割込みを起こす。
PSWがプログラム割込みによつて変えられる
ことにより、ページ管理のタスクが走行すること
になり、ページ管理のタスクは、まず処理７３に
より、上記MS固定領域の内容をタスクの中にあ
る領域へセーブする。その後、処理７４により、
必要に応じてページのロールアウトおよびロール
インを行つて、アドレス関連テーブルのインバリ
ツド表示を有効に設定し、処理７５により、先ほ
どタスク内の領域にセーブした情報をMS固定領
域へリストアする。そしてロードPSW（LPSW）
命令を発行し、割込みからの復帰を行う。
ことにより、ページ管理のタスクが走行すること
になり、ページ管理のタスクは、まず処理７３に
より、上記MS固定領域の内容をタスクの中にあ
る領域へセーブする。その後、処理７４により、
必要に応じてページのロールアウトおよびロール
インを行つて、アドレス関連テーブルのインバリ
ツド表示を有効に設定し、処理７５により、先ほ
どタスク内の領域にセーブした情報をMS固定領
域へリストアする。そしてロードPSW（LPSW）
命令を発行し、割込みからの復帰を行う。
LPSW命令の中で、読出したPSWの命令中断
表示ビツトがオンであるとき、処理７６により、
MS固定領域の内容をCPU内のレジスタやアドレ
ススタツク等へ再設定し、処理７７によつて、
PSWの命令中断表示ビツトをオフする。これに
より、命令中断からの再開がなされることにな
る。処理７８におけるMSアクセスでは、テーブ
ルが有効になつていることから、中断した命令の
処理を続行できることとなる。
表示ビツトがオンであるとき、処理７６により、
MS固定領域の内容をCPU内のレジスタやアドレ
ススタツク等へ再設定し、処理７７によつて、
PSWの命令中断表示ビツトをオフする。これに
より、命令中断からの再開がなされることにな
る。処理７８におけるMSアクセスでは、テーブ
ルが有効になつていることから、中断した命令の
処理を続行できることとなる。
ところで、マイクロプログラムによる命令制御
の場合、１つの機械語命令を、命令フエツチ、ア
ドレス計算、主記憶リード、汎用レジスタへのセ
ツト等の一連のマイクロ命令によつて処理する。
例えば、長い文字列の転送命令等においては、長
期間、マイクロ命令が走行することになる。第５
図図示処理７１において、CPU情報をMSの固定
領域に退避しているのは、未処理のマイクロ命令
から実行を再開することにより、処理の重複を避
けるためである。
の場合、１つの機械語命令を、命令フエツチ、ア
ドレス計算、主記憶リード、汎用レジスタへのセ
ツト等の一連のマイクロ命令によつて処理する。
例えば、長い文字列の転送命令等においては、長
期間、マイクロ命令が走行することになる。第５
図図示処理７１において、CPU情報をMSの固定
領域に退避しているのは、未処理のマイクロ命令
から実行を再開することにより、処理の重複を避
けるためである。
しかしながら、従来方式によれば、命令フエツ
チの際に発生した変換例外のときでも、第５図に
示した処理７１、処理７３、処理７５および処理
７６によるCPU情報の退避／復元の処理を必ず
実行しなければならないこととなる。命令フエツ
チの場合には、まだ命令の処理を開始したばかり
であるので、上記一連のCPU情報を退避／復元
は不必要であり、中断点から再開させるための処
理時間が長くなるという問題がある。また、命令
フエツチの場合に限らず、第１オペランドまたは
第２オペランドで変換例外が発生した場合でも、
命令の種別によつては、CPU情報の退避／復元
を行わずに、命令の最初から、やり直したほう
が、処理速度が向上する場合もある。
チの際に発生した変換例外のときでも、第５図に
示した処理７１、処理７３、処理７５および処理
７６によるCPU情報の退避／復元の処理を必ず
実行しなければならないこととなる。命令フエツ
チの場合には、まだ命令の処理を開始したばかり
であるので、上記一連のCPU情報を退避／復元
は不必要であり、中断点から再開させるための処
理時間が長くなるという問題がある。また、命令
フエツチの場合に限らず、第１オペランドまたは
第２オペランドで変換例外が発生した場合でも、
命令の種別によつては、CPU情報の退避／復元
を行わずに、命令の最初から、やり直したほう
が、処理速度が向上する場合もある。
本発明は上記問題点の解決を図り、アドレス変
換例外が生じたとき、CPU情報を退避／復元し
て命令中断点から再開させたほうがよいか、また
は命令を先頭から再実行させたほうがよいかを切
分ける手段を設けることにより、処理速度の向上
を図つている。即ち、本発明の仮想記憶制御方式
は、中央処理装置が処理する各命令についてマイ
クロプログラミングにより実行する仮想記憶制御
方式において、アドレス変換例外検出時にその時
点における上記中央処理装置の状態に関する情報
を主記憶上の固定領域に格納するか否かを実行中
の命令の中断点または／および命令種別によつて
切分ける手段と、上記固定領域に情報を格納した
か否かを記憶する格納表示手段と、アドレス変換
例外検出による割込み処理において上記固定領域
の内容を他の主記憶上の領域に移動させる際に上
記格納表示手段によつて移動させる情報を切分け
て転送する命令手段と、該転送する命令手段によ
り移動された情報を上記固定領域へ復帰させる際
に上記格納表示手段により復帰させる情報を切分
けて転送する命令手段と、命令中断再開時におい
て上記格納表示手段が上記固定領域に情報を格納
したことを示すとき該固定領域に格納した上記中
央処理装置の状態に関する情報に従つて命令を再
開し、上記格納表示手段が上記固定領域に情報を
格納していないことを示すとき中断した命令の先
頭から命令を再開する手段とを備えていることを
特徴としている。
換例外が生じたとき、CPU情報を退避／復元し
て命令中断点から再開させたほうがよいか、また
は命令を先頭から再実行させたほうがよいかを切
分ける手段を設けることにより、処理速度の向上
を図つている。即ち、本発明の仮想記憶制御方式
は、中央処理装置が処理する各命令についてマイ
クロプログラミングにより実行する仮想記憶制御
方式において、アドレス変換例外検出時にその時
点における上記中央処理装置の状態に関する情報
を主記憶上の固定領域に格納するか否かを実行中
の命令の中断点または／および命令種別によつて
切分ける手段と、上記固定領域に情報を格納した
か否かを記憶する格納表示手段と、アドレス変換
例外検出による割込み処理において上記固定領域
の内容を他の主記憶上の領域に移動させる際に上
記格納表示手段によつて移動させる情報を切分け
て転送する命令手段と、該転送する命令手段によ
り移動された情報を上記固定領域へ復帰させる際
に上記格納表示手段により復帰させる情報を切分
けて転送する命令手段と、命令中断再開時におい
て上記格納表示手段が上記固定領域に情報を格納
したことを示すとき該固定領域に格納した上記中
央処理装置の状態に関する情報に従つて命令を再
開し、上記格納表示手段が上記固定領域に情報を
格納していないことを示すとき中断した命令の先
頭から命令を再開する手段とを備えていることを
特徴としている。
本発明は、一律にCPU情報をMS固定領域に格
納するという従来方式の不備な点に鑑み、次の
およびを切分けうことにより、処理速度の点か
ら最適なアドレス変換例外に関する処理を選択す
るようにしている。
納するという従来方式の不備な点に鑑み、次の
およびを切分けうことにより、処理速度の点か
ら最適なアドレス変換例外に関する処理を選択す
るようにしている。
アドレス変換例外を発生させた原因が、命令
フエツチの場合、または主記憶へのアクセス量
が少ない命令の種類である場合に、命令フエツ
チから再開させる。
フエツチの場合、または主記憶へのアクセス量
が少ない命令の種類である場合に、命令フエツ
チから再開させる。
アドレス変換例外が第１オペランド／第２オ
ペランドで発生し、かつ転送や主記憶比較の命
令等であつて、主記憶へのアクセス回数が多い
ものである場合には、従来例の通り、CPU情
報の退避／復元処理を実行して、命令の中断点
から再開させる。
ペランドで発生し、かつ転送や主記憶比較の命
令等であつて、主記憶へのアクセス回数が多い
ものである場合には、従来例の通り、CPU情
報の退避／復元処理を実行して、命令の中断点
から再開させる。
即ち、本発明の場合、CPU情報をMS固定領域
に格納するか否かを判断を、アドレス変換例外発
生時に行う。そして、例えば固定領域上に格納表
示フラグを設けておき、CPU情報を退避する処
理を実行したとき、この格納表示フラグをオンに
する。また、実行しないときには、格納表示フラ
グをオフにする。このフラグがオフのときには、
現PSWの命令アドレス（IA）を命令開始アドレ
スに戻しておくことにより、再開するときに命令
フエツチから実行する。以下、図面を参照しつ
つ、実施例に従つて説明する。
に格納するか否かを判断を、アドレス変換例外発
生時に行う。そして、例えば固定領域上に格納表
示フラグを設けておき、CPU情報を退避する処
理を実行したとき、この格納表示フラグをオンに
する。また、実行しないときには、格納表示フラ
グをオフにする。このフラグがオフのときには、
現PSWの命令アドレス（IA）を命令開始アドレ
スに戻しておくことにより、再開するときに命令
フエツチから実行する。以下、図面を参照しつ
つ、実施例に従つて説明する。
第１図は本発明の一実施例構成ブロツク図、第
２図は第１図図示アドレス変換例外処理部の処理
を説明する図、第３図は第１図図示ページ管理部
の処理を説明する図、第４図は第１図図示命令再
開部の処理を説明する図を示す。
２図は第１図図示アドレス変換例外処理部の処理
を説明する図、第３図は第１図図示ページ管理部
の処理を説明する図、第４図は第１図図示命令再
開部の処理を説明する図を示す。
図中、１は命令実行部であつて、中央処理装置
において機械語命令をマイクロプログラムにより
実行するもの、２はプログラム状態語（PSW）、
３はPSW２の中に設けられている命令中断表示
ビツト、４はアドレス変換例外が起きたときにそ
の処理を行うアドレス変換例外処理部、５は記憶
制御部（図示省略）からの通知により、アドレス
変換例外が起きたことを検出するアドレス変換例
外検出部、６はCPU情報をセーブするか否かを
切分ける格納切分け部、７はCPU情報をMSの固
定領域にセーブするCPU情報退避部、８は格納
表示フラグをオンまたはオフにする格納表示設定
部、９は命令中断表示ビツト３をオンにする中断
表示部、１０はプログラム割込みを生じさせる割
込み発生部、１１は割込み復帰においてLPSW命
令によつて起動される命令再開部、１２は格納表
示フラグのオン／オフを判定する格納表示判定
部、１３はCPU情報をMSの固定領域から読出し
てリストアするCPU情報復元部、１４はPSW２
が保持する命令アドレスに従つて命令をフエツチ
する命令フエツチ部を表す。
において機械語命令をマイクロプログラムにより
実行するもの、２はプログラム状態語（PSW）、
３はPSW２の中に設けられている命令中断表示
ビツト、４はアドレス変換例外が起きたときにそ
の処理を行うアドレス変換例外処理部、５は記憶
制御部（図示省略）からの通知により、アドレス
変換例外が起きたことを検出するアドレス変換例
外検出部、６はCPU情報をセーブするか否かを
切分ける格納切分け部、７はCPU情報をMSの固
定領域にセーブするCPU情報退避部、８は格納
表示フラグをオンまたはオフにする格納表示設定
部、９は命令中断表示ビツト３をオンにする中断
表示部、１０はプログラム割込みを生じさせる割
込み発生部、１１は割込み復帰においてLPSW命
令によつて起動される命令再開部、１２は格納表
示フラグのオン／オフを判定する格納表示判定
部、１３はCPU情報をMSの固定領域から読出し
てリストアするCPU情報復元部、１４はPSW２
が保持する命令アドレスに従つて命令をフエツチ
する命令フエツチ部を表す。
また、符号２０は主記憶（MS）、２１は主記
憶２０における固定領域、２２はCPU情報が固
定領域に格納されたときオン、格納されなかつた
ときオフにされる格納表示フラグ、２３はCPU
情報が退避されるCPU情報格納部、２４はタス
ク毎に固有の空間が割当てられるタスク内領域、
３０はオペレーテイング・システムにおいて仮想
記憶制御を行うページ管理部、３１は格納表示判
定部、３２はCPU情報格納部２３からタスク内
領域２４への情報転送を行う情報転送部、３３は
可能記憶のページについてロールイン／ロールア
ウトを行うページング処理、３４はタスク内領域
２４からCPU情報格納部２３への情報転送を行
う情報復元部、３５は磁気デイスク装置等に設け
られる外部ページ記憶部を表す。
憶２０における固定領域、２２はCPU情報が固
定領域に格納されたときオン、格納されなかつた
ときオフにされる格納表示フラグ、２３はCPU
情報が退避されるCPU情報格納部、２４はタス
ク毎に固有の空間が割当てられるタスク内領域、
３０はオペレーテイング・システムにおいて仮想
記憶制御を行うページ管理部、３１は格納表示判
定部、３２はCPU情報格納部２３からタスク内
領域２４への情報転送を行う情報転送部、３３は
可能記憶のページについてロールイン／ロールア
ウトを行うページング処理、３４はタスク内領域
２４からCPU情報格納部２３への情報転送を行
う情報復元部、３５は磁気デイスク装置等に設け
られる外部ページ記憶部を表す。
本発明では、レジスタやアドレススタツク等の
情報についてのCPU情報格納部２３への格納、
CPU情報格納部２３からタスク内領域２４への
情報転送、ページング処理後においてタスク内領
域２４からCPU情報格納部２３への情報の書き
戻し、CPU情報格納部２３からのCPU情報のリ
ストア等の処理を行うか否かを、アドレス変換例
外が起きた位置や命令の態様によつて、選択でき
るようになつている。そのため、例えば固定領域
２１に格納表示フラグ２２が設けられ、上記
CPU情報の退避／復元処理がなされるとき、格
納表示フラグ２２をオン、CPU情報の退避／復
元処理を省略するとき、格納表示フラグ２２をオ
フに設定するようになつている。
情報についてのCPU情報格納部２３への格納、
CPU情報格納部２３からタスク内領域２４への
情報転送、ページング処理後においてタスク内領
域２４からCPU情報格納部２３への情報の書き
戻し、CPU情報格納部２３からのCPU情報のリ
ストア等の処理を行うか否かを、アドレス変換例
外が起きた位置や命令の態様によつて、選択でき
るようになつている。そのため、例えば固定領域
２１に格納表示フラグ２２が設けられ、上記
CPU情報の退避／復元処理がなされるとき、格
納表示フラグ２２をオン、CPU情報の退避／復
元処理を省略するとき、格納表示フラグ２２をオ
フに設定するようになつている。
格納切分け部６は、アドレス変換例外が起きた
位置により、または命令が主記憶２０へのアクセ
ス回数の多いものであるか否かによつて、CPU
情報の退避／復元を行うか否かを切分けるものあ
る。CPU情報が退避されて、格納表示フラグ２
２が、格納表示設定部８によつてオンされたと
き、情報転送部３２および情報復元部３４は、
CPU情報格納部２３とタスク内領域２４間にお
ける情報転送を行う。また、命令再開部１１は、
CPU情報復元部１３により、CPU情報格納部２
３からのCPU情報のリストアを行い、従来と同
様に中断した命令について再開を行う。
位置により、または命令が主記憶２０へのアクセ
ス回数の多いものであるか否かによつて、CPU
情報の退避／復元を行うか否かを切分けるものあ
る。CPU情報が退避されて、格納表示フラグ２
２が、格納表示設定部８によつてオンされたと
き、情報転送部３２および情報復元部３４は、
CPU情報格納部２３とタスク内領域２４間にお
ける情報転送を行う。また、命令再開部１１は、
CPU情報復元部１３により、CPU情報格納部２
３からのCPU情報のリストアを行い、従来と同
様に中断した命令について再開を行う。
格納切分け部６により、CPU情報退避部７に
よる処理が不要であるとされた場合、格納表示設
定部８により、格納表示フラグ２２がオンフに設
定される。この場合、CPU情報格納部２３から
タスク内領域２４への情報転送はなされず、命令
再開時には命令再開部１１により、PSW２に設
定された命令の開始アドレスから命令の再実行が
なされる。即ち、命令フエツチ１４が起動され、
命令フエツチから処理が行われる。
よる処理が不要であるとされた場合、格納表示設
定部８により、格納表示フラグ２２がオンフに設
定される。この場合、CPU情報格納部２３から
タスク内領域２４への情報転送はなされず、命令
再開時には命令再開部１１により、PSW２に設
定された命令の開始アドレスから命令の再実行が
なされる。即ち、命令フエツチ１４が起動され、
命令フエツチから処理が行われる。
第２図は、第１図図示アドレス変換例外処理部
４の処理をフローチヤートの形で示しているもの
である。
４の処理をフローチヤートの形で示しているもの
である。
第２図図示処理４０によるMSアクスにおい
て、アドレス関連テーブルにインバリリツドが検
出されると、アドレス変換例外処理部４が起動さ
れ、アドレス変換例外処理部４は、まず処理４１
により、命令フエツチの段階で変換例外が起きた
かどうかを判定する。命令フエツチにおける例外
ではないとき、処理４２へ移り、命令コードを参
照することにより、命令が情報格納を必要とする
命令であるかどうかを判定する。情報格納の要否
については、予め命令の種別によつて定められ
る。
て、アドレス関連テーブルにインバリリツドが検
出されると、アドレス変換例外処理部４が起動さ
れ、アドレス変換例外処理部４は、まず処理４１
により、命令フエツチの段階で変換例外が起きた
かどうかを判定する。命令フエツチにおける例外
ではないとき、処理４２へ移り、命令コードを参
照することにより、命令が情報格納を必要とする
命令であるかどうかを判定する。情報格納の要否
については、予め命令の種別によつて定められ
る。
情報の格納が必要である命令である場合、処理
４３により、第１図図示CPU情報格納部２３へ
の情報のセーブを行う。そして、処理４４によ
り、格納表示フラグ２２をオンにセツトする。
４３により、第１図図示CPU情報格納部２３へ
の情報のセーブを行う。そして、処理４４によ
り、格納表示フラグ２２をオンにセツトする。
処理４１の判定において、命令フエツチにおけ
る例外であることが検出されたときまたは処理４
２により、情報格納が不要であると判定されたと
きには、処理４５により、PSWの命令アドレス
（IA）部に命令開始アドレスを設定し、処理４６
により、格納表示フラグ２２をオフにする。
る例外であることが検出されたときまたは処理４
２により、情報格納が不要であると判定されたと
きには、処理４５により、PSWの命令アドレス
（IA）部に命令開始アドレスを設定し、処理４６
により、格納表示フラグ２２をオフにする。
最後に処理４７により、第１図に示したPSW
２の中の命名中断表示ビツト３をオンにして、プ
ログラム割込みを生じさせる。
２の中の命名中断表示ビツト３をオンにして、プ
ログラム割込みを生じさせる。
プログラム割込みにより、第１図図示ページ管
理部３０が起動される。ページ管理部３０は、例
えば第３図に示すように処理する。
理部３０が起動される。ページ管理部３０は、例
えば第３図に示すように処理する。
本発明では、例えば第３図図示処理５０〜処理
５２を実行する命令Ｓと、処理５４〜処理５６を
実行する命令Ｒとが予め用意される。ページ管理
部３０は、最初に命令Ｓを発行する。この命令Ｓ
では、次のように処理が行われる。まず処理５０
により、格納表示フラグ２２のオン／オフを判定
し、オンである場合に、処理５１によつて、
CPU情報格納部２３からタスク内領域２４への
情報転送を行う。オフである場合には、この処理
５１による転送を省略する。そして、処理５２に
よつて、格納表示フラグ２２をタスク内の領域へ
転記する。
５２を実行する命令Ｓと、処理５４〜処理５６を
実行する命令Ｒとが予め用意される。ページ管理
部３０は、最初に命令Ｓを発行する。この命令Ｓ
では、次のように処理が行われる。まず処理５０
により、格納表示フラグ２２のオン／オフを判定
し、オンである場合に、処理５１によつて、
CPU情報格納部２３からタスク内領域２４への
情報転送を行う。オフである場合には、この処理
５１による転送を省略する。そして、処理５２に
よつて、格納表示フラグ２２をタスク内の領域へ
転記する。
ページ管理部３０は、その後、処理５３よつ
て、ページのロールアウト／ロールイン処理を行
い、変換例外を起こしたアドレスが含まれるペー
ジに実アドレスを割り付ける。
て、ページのロールアウト／ロールイン処理を行
い、変換例外を起こしたアドレスが含まれるペー
ジに実アドレスを割り付ける。
次に命令Ｒを発行すると、命令Ｒにより以下の
ように処理される。命令Ｒは、まず処理５４によ
り、処理５２おいてタスク内の領域に転記された
格納表示フラグのオン／オフを判定する。該フラ
グがオンであるとき、処理５５により、先にタス
ク内の領域に転送された情報を、CPU情報格納
部２３へ戻す。格納表示フラグがオフであるとき
には、この処理５５は行わない。そして、処理５
６により、タスク内にセーブし格納表示フラグ
を、固定領域２１上の格納表示フラグ２２へリス
トアする。その後、LPSW命令を発行すれば、第
１図図示命令中断表示ビツト３がオンであること
から、命令再開部１１が起動される。
ように処理される。命令Ｒは、まず処理５４によ
り、処理５２おいてタスク内の領域に転記された
格納表示フラグのオン／オフを判定する。該フラ
グがオンであるとき、処理５５により、先にタス
ク内の領域に転送された情報を、CPU情報格納
部２３へ戻す。格納表示フラグがオフであるとき
には、この処理５５は行わない。そして、処理５
６により、タスク内にセーブし格納表示フラグ
を、固定領域２１上の格納表示フラグ２２へリス
トアする。その後、LPSW命令を発行すれば、第
１図図示命令中断表示ビツト３がオンであること
から、命令再開部１１が起動される。
命令再開部１１は、例えば第４図に示すように
処理する。即ち、まず処理６０によつて、格納表
示フラグ２２がオンであるか、オフであるかを判
定する。オンである場合、処理６１により、
CPU情報格納部２３からCPU情報のリストアを
行う。そして、処理６２により、命令中断表示ビ
ツト３をオフにし、処理６３によつて、先にアド
レス変換例外が生じたアドレスアクセスする。実
アドレスの割付けによつて、テーブルがバリツド
になつているので、中断した命令の処理を中断点
から続行できることとなる。この処理ルートは、
実質的に従来と同様である。
処理する。即ち、まず処理６０によつて、格納表
示フラグ２２がオンであるか、オフであるかを判
定する。オンである場合、処理６１により、
CPU情報格納部２３からCPU情報のリストアを
行う。そして、処理６２により、命令中断表示ビ
ツト３をオフにし、処理６３によつて、先にアド
レス変換例外が生じたアドレスアクセスする。実
アドレスの割付けによつて、テーブルがバリツド
になつているので、中断した命令の処理を中断点
から続行できることとなる。この処理ルートは、
実質的に従来と同様である。
一方、処理６０による判定により、格納表示フ
ラグ２２がオフであることが検出された場合、処
理６４によつて、命令中断表示ビツト３をオフに
した後、PSWが示す命令先頭から再実行する。
ラグ２２がオフであることが検出された場合、処
理６４によつて、命令中断表示ビツト３をオフに
した後、PSWが示す命令先頭から再実行する。
以上説明した如く、本発明によれば、MS固定
領域へのCPU情報のセーブ／リストアおよびタ
スク内領域への情報転送を行わなくても済む命令
については、その分の処理時間短縮が可能にな
る。また、命令フエツチ時において発生したアド
レス変換例外に関しても、同様に処理時間の短縮
が見込まれる。従つて、本発明によれば、比較的
簡単に手段によつて、従来より効率的な仮想記憶
制御方式を提供することができるようになる。
領域へのCPU情報のセーブ／リストアおよびタ
スク内領域への情報転送を行わなくても済む命令
については、その分の処理時間短縮が可能にな
る。また、命令フエツチ時において発生したアド
レス変換例外に関しても、同様に処理時間の短縮
が見込まれる。従つて、本発明によれば、比較的
簡単に手段によつて、従来より効率的な仮想記憶
制御方式を提供することができるようになる。
第１図は本発明の一実施例構成ブロツク図、第
２図は第１図図示アドレス変換例外処理部の処理
を説明する図、第３図は第１図図示ページ管理部
の処理を説明する図、第４図は第１図図示命令再
開部の処理を説明する図、第５図は従来の仮想記
憶制御方式による処理の例を示す。 図中、１は命令実行部、２はPSW、３は命令
中断表示ビツト、４はアドレス変換例外処理部、
６は格納切分け部、７はCPU情報退避部、８は
格納表示設定部、１１は命令再開部、１２は格納
表示判定部、２０は主記憶、２１は固定領域、２
２は格納表示フラグ、３０はページ管理部、３３
はページング処理部を表す。
２図は第１図図示アドレス変換例外処理部の処理
を説明する図、第３図は第１図図示ページ管理部
の処理を説明する図、第４図は第１図図示命令再
開部の処理を説明する図、第５図は従来の仮想記
憶制御方式による処理の例を示す。 図中、１は命令実行部、２はPSW、３は命令
中断表示ビツト、４はアドレス変換例外処理部、
６は格納切分け部、７はCPU情報退避部、８は
格納表示設定部、１１は命令再開部、１２は格納
表示判定部、２０は主記憶、２１は固定領域、２
２は格納表示フラグ、３０はページ管理部、３３
はページング処理部を表す。
Claims (1)
- １ 中央処理装置が処理する各命令についてマイ
クロプログラミングにより実行する仮想記憶制御
方式において、アドレス変換例外検出時にその時
点における上記中央処理装置の状態に関する情報
を主記憶上の固定領域に格納するか否かを実行中
の命令の中断点または／および命令種別によつて
切分ける手段と、上記固定領域に情報を格納した
か否かを記憶する格納表示手段と、アドレス変換
例外検出による割込み処理において上記固定領域
の内容を他の主記憶上の領域に移動させる際に上
記格納表示手段によつて移動させる情報を切分け
て転送する命令手段と、該転送する命令手段によ
り移動された情報を上記固定領域へ復帰させる際
に上記格納表示手段により復帰させる情報を切分
けて転送する命令手段と、命令中断再開時におい
て上記格納表示手段が上記固定領域に情報を格納
したことを示すとき該固定領域に格納した上記中
央処理装置の状態に関する情報に従つて命令を再
開し、上記格納表示手段が上記固定領域に情報を
格納していないことを示すとき中断した命令の先
頭から命令を再開する手段とを備えていることを
特徴とする仮想記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238872A JPS61117635A (ja) | 1984-11-13 | 1984-11-13 | 仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238872A JPS61117635A (ja) | 1984-11-13 | 1984-11-13 | 仮想記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117635A JPS61117635A (ja) | 1986-06-05 |
| JPH0554141B2 true JPH0554141B2 (ja) | 1993-08-11 |
Family
ID=17036511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238872A Granted JPS61117635A (ja) | 1984-11-13 | 1984-11-13 | 仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117635A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280743A (ja) * | 1985-10-01 | 1987-04-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アドレス変換例外処理方法 |
| JPH05143331A (ja) * | 1991-11-20 | 1993-06-11 | Pfu Ltd | 仮想記憶制御における命令中断情報制御方式 |
| KR101401110B1 (ko) * | 2007-12-17 | 2014-05-30 | 두산인프라코어 주식회사 | 공작기계의 툴 매거진 |
-
1984
- 1984-11-13 JP JP59238872A patent/JPS61117635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117635A (ja) | 1986-06-05 |
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