JPS59172044A - 命令制御方式 - Google Patents
命令制御方式Info
- Publication number
- JPS59172044A JPS59172044A JP58047406A JP4740683A JPS59172044A JP S59172044 A JPS59172044 A JP S59172044A JP 58047406 A JP58047406 A JP 58047406A JP 4740683 A JP4740683 A JP 4740683A JP S59172044 A JPS59172044 A JP S59172044A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- execution
- operand
- data
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の対象
本発明は動的アドレス変換機構を有しかつデマンドペー
ジング（ある論理ページが必要になった都度、そのペー
ジが実記憶上になければ、外部記憶よりそのページをロ
ードすること）を行う計算機／ステムに係り特に命令の
オペランド領域がページ境界をクロスする場合の処理方
式に関する。
ジング（ある論理ページが必要になった都度、そのペー
ジが実記憶上になければ、外部記憶よりそのページをロ
ードすること）を行う計算機／ステムに係り特に命令の
オペランド領域がページ境界をクロスする場合の処理方
式に関する。
（ｂ） 従来技術
従来、計算機システムが動的アドレス変換モードになっ
ていて、デマンドページングを行う場合、ある単一の命
令の実行が現在処理しているページ内で完了するかどう
かが問題となるので、例えば複数ワードのオペランド領
域をもつ命令を実行する場合、その命令の実行に先立っ
てオペランド領域がページ境界を越えているかどうかを
チェックし、越えているときには次論理ページが実記憶
上にあるかどうかをチェックする必要があった。
ていて、デマンドページングを行う場合、ある単一の命
令の実行が現在処理しているページ内で完了するかどう
かが問題となるので、例えば複数ワードのオペランド領
域をもつ命令を実行する場合、その命令の実行に先立っ
てオペランド領域がページ境界を越えているかどうかを
チェックし、越えているときには次論理ページが実記憶
上にあるかどうかをチェックする必要があった。
このチェックが必要な命令として
１）該命令の実行を完了するためにはオペランド領域の
すべてをアクセスしなければならない命令（例えばメモ
リーレジスタ間転送命令等）ｉｔ） 与えられたオペラ
ンド領域をすべてアクセスせずに完了するかも知れない
命令（例えば比較稲令等） がちり夫々の場合について異なるチェック方法をとって
いた。即ち、 ■ 次ページ存在チェノク り１項の命令の場合に行うチェック方式で、先づオペラ
ンド開始番地＋オペランド長を計算し、その番地がペー
ジをクロスしているかどうかを命令の実行に先立ってハ
ードウェア的にチェックし、ページを越えている場合に
続く論理ページが実記憶上に存在するかを見て、無けれ
ば直ちにデマントベージング処理に入る。
すべてをアクセスしなければならない命令（例えばメモ
リーレジスタ間転送命令等）ｉｔ） 与えられたオペラ
ンド領域をすべてアクセスせずに完了するかも知れない
命令（例えば比較稲令等） がちり夫々の場合について異なるチェック方法をとって
いた。即ち、 ■ 次ページ存在チェノク り１項の命令の場合に行うチェック方式で、先づオペラ
ンド開始番地＋オペランド長を計算し、その番地がペー
ジをクロスしているかどうかを命令の実行に先立ってハ
ードウェア的にチェックし、ページを越えている場合に
続く論理ページが実記憶上に存在するかを見て、無けれ
ば直ちにデマントベージング処理に入る。
（２ドライラン
主として１１）項の命令を実行するときに行うチェック
方式で、０）項で述べた次ページ存在チェックで次ペー
ジにデータがない場合に該命令の仮実行を行い、例えば
比較命令で一致がとれる迄に次ページの使用が必要にな
ると、そのページにはデータがないことが解っているの
でデマンドベージング処理に入る。
方式で、０）項で述べた次ページ存在チェックで次ペー
ジにデータがない場合に該命令の仮実行を行い、例えば
比較命令で一致がとれる迄に次ページの使用が必要にな
ると、そのページにはデータがないことが解っているの
でデマンドベージング処理に入る。
（１）の方法では該命令の実行に先立って該命令のオペ
ランドのページ境界チェックと次ページにデータがある
かどうかをチェックする処理時間が必要であり、■の方
法では更に該命令の試行時間が必要となる。いづれの方
法が採られるにしても該命令の実行時間が増加すると云
う欠点があった。
ランドのページ境界チェックと次ページにデータがある
かどうかをチェックする処理時間が必要であり、■の方
法では更に該命令の試行時間が必要となる。いづれの方
法が採られるにしても該命令の実行時間が増加すると云
う欠点があった。
ｆｃ） 発明の目的
本発明の目的は、動的アドレス変換機構を不し、かつデ
マンドページングを行う計算機システムにおいて、複数
ワードのオペランド領域をもつ命令を実行する場合、そ
の命令の実行に先立って行う次ページ存在チェックとか
ドライランといった前処理を不要にすることにより１．
該命令の実質的な実行時間の短縮化を実現する方式を提
供することにある。
マンドページングを行う計算機システムにおいて、複数
ワードのオペランド領域をもつ命令を実行する場合、そ
の命令の実行に先立って行う次ページ存在チェックとか
ドライランといった前処理を不要にすることにより１．
該命令の実質的な実行時間の短縮化を実現する方式を提
供することにある。
（ｄ） 発明の要点
本発明は、動的アドレス変換機構と命令ＩＪ ）ライ回
路を有し、かつデマンドベージングを行う計算機システ
ムにおいて、複数ワードのオペランド領域をもつ命令を
実行するのに、命令の実行によって変更されるデータを
予めバックアップデータとして記憶しておく命令リトラ
イ回路をｒ小用し、実行対象となるオペランド領域に必
要なデータがなくデマンドページングが必要となったと
き（これをアドレス変換例外事象と云う）上記バックア
ップデータを計算機システム内にリストアして計算機シ
ステムの状態を該命令実行直前の状態に戻し、デマンド
ベージング処理に移るようにしたものである。
路を有し、かつデマンドベージングを行う計算機システ
ムにおいて、複数ワードのオペランド領域をもつ命令を
実行するのに、命令の実行によって変更されるデータを
予めバックアップデータとして記憶しておく命令リトラ
イ回路をｒ小用し、実行対象となるオペランド領域に必
要なデータがなくデマンドページングが必要となったと
き（これをアドレス変換例外事象と云う）上記バックア
ップデータを計算機システム内にリストアして計算機シ
ステムの状態を該命令実行直前の状態に戻し、デマンド
ベージング処理に移るようにしたものである。
ｆｅ） 発明の実施例
第１図が本発明の実施に必要な動的アドレス変換機構と
命令リトライ機構とを有する計算機システムの主要部を
データ線、アドレス線に限定して示したブロック図であ
る。
命令リトライ機構とを有する計算機システムの主要部を
データ線、アドレス線に限定して示したブロック図であ
る。
この図においてｌが主記憶装置（以下ＭＭと云う）、２
以下のブロックがプロセッサ（以下ＣＰ Ｕと云う）を
構成する。２は云わゆるパ、ファメモリ（以下ＢＳと云
う）でＣＰＵからのメモリアクセスはこのＢＳにアクセ
スすることによって等測的なメモリアクセスタイムの短
縮化を図ることができるが本発明の主旨には直接関係し
ないので機能の詳細は省略する。３はプログラム状態語
（以下ＰＳＷと云う）であって複数ビットのフラグデー
タとプログラムの実行アドレス（ＩＡ）とで構成されて
いる。５は汎用レジスタ、６はオペランドアドレス生成
回路（以下ＯＡＧと云う）、７は０ＡＧ６の生成結果を
蓄積するオペランドアドレスレジスタ（以下ＯＡＲと云
う）、８はオペランドアドレスと命令レジスタのデータ
長指定部Ｌ（図示せず）からオペランド領域を割算する
データ長作成回路（以下ＬＧと云う）、９は上記オペラ
ンド領域がページ境界を越えているかどうかを検出する
ページ境界クロス検出回路（以下ＬＡと云う）、１０は
演算ユニット、１１は演算結果を一時蓄積しておくレジ
スタ（ＲＲ）、１２が命令の実行に先立って、必ず命令
再実行に必要なデータをバックアップデータとして蓄積
し、再実行時リストアするためのりトライ回路（以下Ｒ
ＴＹと云う）で本発明の実施に必須な要素である０１３
が動的アドレス変換制御回路（以下ＤＡＴと云う）であ
って命令及び刈ペシンドの論理アドレスから実アドレス
に変換する機能及びその実アドレスにデータが存在して
いるかどうかを検知し、データが無ければ変換例外事象
として割込み信号を出す等の機能を持ち本発明の剪定条
件となる部分である。１４はＣＰＵ０制御部全体を示す
。
以下のブロックがプロセッサ（以下ＣＰ Ｕと云う）を
構成する。２は云わゆるパ、ファメモリ（以下ＢＳと云
う）でＣＰＵからのメモリアクセスはこのＢＳにアクセ
スすることによって等測的なメモリアクセスタイムの短
縮化を図ることができるが本発明の主旨には直接関係し
ないので機能の詳細は省略する。３はプログラム状態語
（以下ＰＳＷと云う）であって複数ビットのフラグデー
タとプログラムの実行アドレス（ＩＡ）とで構成されて
いる。５は汎用レジスタ、６はオペランドアドレス生成
回路（以下ＯＡＧと云う）、７は０ＡＧ６の生成結果を
蓄積するオペランドアドレスレジスタ（以下ＯＡＲと云
う）、８はオペランドアドレスと命令レジスタのデータ
長指定部Ｌ（図示せず）からオペランド領域を割算する
データ長作成回路（以下ＬＧと云う）、９は上記オペラ
ンド領域がページ境界を越えているかどうかを検出する
ページ境界クロス検出回路（以下ＬＡと云う）、１０は
演算ユニット、１１は演算結果を一時蓄積しておくレジ
スタ（ＲＲ）、１２が命令の実行に先立って、必ず命令
再実行に必要なデータをバックアップデータとして蓄積
し、再実行時リストアするためのりトライ回路（以下Ｒ
ＴＹと云う）で本発明の実施に必須な要素である０１３
が動的アドレス変換制御回路（以下ＤＡＴと云う）であ
って命令及び刈ペシンドの論理アドレスから実アドレス
に変換する機能及びその実アドレスにデータが存在して
いるかどうかを検知し、データが無ければ変換例外事象
として割込み信号を出す等の機能を持ち本発明の剪定条
件となる部分である。１４はＣＰＵ０制御部全体を示す
。
始めに、本発明の必要性を明確にするために従−米の命
令実行態様を説明するが、本発明に直接関連しない、一
般的事項の詳細は省略する。又本発明は検数ワードのオ
ペランド領域を持つ命令の効果的な実行に関連するので
こ＼ではその種の命令の実行に限定する。
令実行態様を説明するが、本発明に直接関連しない、一
般的事項の詳細は省略する。又本発明は検数ワードのオ
ペランド領域を持つ命令の効果的な実行に関連するので
こ＼ではその種の命令の実行に限定する。
先づＣＰＵに該命令がＢＳ２又はＭＭＩよりフェッチさ
れ命令レジスタ４にセットされるとオペランドアドレス
が０ＡＧ６で計算され結果がＯＡＲ７にセットされる０
続いて該命令のオペランド領域がＬＧ８で計算されその
結果がページ境界をクロスしているかどうかの「ページ
境界チェック」がＬＡ９で行われる。こ＼で若し該オペ
ランド領域がページ境界をクロスしている場合次のペー
ジにデータがあるかどうかと云う「次ページ存在チェ７
り」がＤＡＴ１３で実行され、実際にデータがあれば１
αちにＢＳ２又はＭＭＩがアクセスされて該命令の実行
に移るが、命令の実行は先立って必ずリトライ回路（Ｒ
ＴＹ）１２が起動され命令の再実行時に必要なデータ類
がバックアップとして蓄積される。従って命令の実行に
当って何らかの障害が発生すれば上記バックアップデー
タをリストアして該命令の再実行を行うことができる。
れ命令レジスタ４にセットされるとオペランドアドレス
が０ＡＧ６で計算され結果がＯＡＲ７にセットされる０
続いて該命令のオペランド領域がＬＧ８で計算されその
結果がページ境界をクロスしているかどうかの「ページ
境界チェック」がＬＡ９で行われる。こ＼で若し該オペ
ランド領域がページ境界をクロスしている場合次のペー
ジにデータがあるかどうかと云う「次ページ存在チェ７
り」がＤＡＴ１３で実行され、実際にデータがあれば１
αちにＢＳ２又はＭＭＩがアクセスされて該命令の実行
に移るが、命令の実行は先立って必ずリトライ回路（Ｒ
ＴＹ）１２が起動され命令の再実行時に必要なデータ類
がバックアップとして蓄積される。従って命令の実行に
当って何らかの障害が発生すれば上記バックアップデー
タをリストアして該命令の再実行を行うことができる。
前述のページ境界チェックで該オペランド領域がページ
境界をクロスしていなければ直ちに命令の実行に移れば
良い。
境界をクロスしていなければ直ちに命令の実行に移れば
良い。
又該ページ境界チェックで該オペランド領域がページ境
界をクロスしていて且つ次ページにデータが無ければＤ
ＡＴ１３より変換例外事象としてＣＰＵの制御部１４に
割込み信号が送られ云ゎゆるデマンドベージング動作が
実行されファイル記憶装置（図示せず）より該データが
ＭＭＩ及びＢＳ２に転送され、その転送が完了した時点
で該命令の再実行に入ることになる。
界をクロスしていて且つ次ページにデータが無ければＤ
ＡＴ１３より変換例外事象としてＣＰＵの制御部１４に
割込み信号が送られ云ゎゆるデマンドベージング動作が
実行されファイル記憶装置（図示せず）より該データが
ＭＭＩ及びＢＳ２に転送され、その転送が完了した時点
で該命令の再実行に入ることになる。
以−トが命令の実行・児了迄のオペランド領域が固定的
な命令に関する動作概要である。次に比較命令のように
、該命令の実行完了が全オペランド領域におよばないこ
とがある場合の動作について説明する。
な命令に関する動作概要である。次に比較命令のように
、該命令の実行完了が全オペランド領域におよばないこ
とがある場合の動作について説明する。
この場合も、ページ境界のクロスチェックとクロスして
いる場合の次ページ存在チェックは前述と同じであるが
、次ページにデータが無い場合には「ドライラン」と称
する該命令の仮実行が行われる。即ち該命令を実際に動
作させてみて命令の実行が完了する迄にオペランドはど
こ迄使用するかを見てみようとする方法である。そして
例えば比較命令でページ内のオペランド領域で一致がと
れて完了することが解ると改めて正規の実行を行わせる
ようＣＰＵを制御するのであるが、該一致がとれるオペ
ランド領域がページ外になることが解ると次ページには
データがないことが解っているのでＤＡＴ１３において
変換例外事象となるよう制御してデマンドベージングの
動作に移すことになる。
いる場合の次ページ存在チェックは前述と同じであるが
、次ページにデータが無い場合には「ドライラン」と称
する該命令の仮実行が行われる。即ち該命令を実際に動
作させてみて命令の実行が完了する迄にオペランドはど
こ迄使用するかを見てみようとする方法である。そして
例えば比較命令でページ内のオペランド領域で一致がと
れて完了することが解ると改めて正規の実行を行わせる
ようＣＰＵを制御するのであるが、該一致がとれるオペ
ランド領域がページ外になることが解ると次ページには
データがないことが解っているのでＤＡＴ１３において
変換例外事象となるよう制御してデマンドベージングの
動作に移すことになる。
これら従来の命令実行態様でのＤＡＴ１３内の動作は例
えばドライランでページ外使用が解ったと云う条件で特
定のコマンドを出して変換例外事象の割込信号を出すよ
う制御されておシ、該命令の実行に際（２てそれだけ余
分の処理が実行されていることになる。
えばドライランでページ外使用が解ったと云う条件で特
定のコマンドを出して変換例外事象の割込信号を出すよ
う制御されておシ、該命令の実行に際（２てそれだけ余
分の処理が実行されていることになる。
本発明は、ＣＰＵ内にある命令リトライ回路（ＲＴＹ）
１２の機能に着目して、考え出されたもので１．該命令
が命令レジスタにセットされ、オペランドアドレスが計
算されると上記の「ページ境界チェック」とか「次ペー
ジ存在チェック」とが「ドライラン」と云った特定のチ
ェック動作を起動させることなく、直ちに実行に移すが
命令の実行に先立って命令リトライ回路（ＲＴＹ）１２
を起動して命令の再実行に必要なデータ類をバックアッ
プとして蓄積しておき該命令の実行でＤＡＴ１３で変換
例外事象が発生したときＶＣ上記バックアップデータを
ＣＰＵ内にリストアしてＣＰＵの状態を該命令の実行前
の状態に戻してからデマンドベージングの動作に移るよ
うＣＰＵを制御するものである。
１２の機能に着目して、考え出されたもので１．該命令
が命令レジスタにセットされ、オペランドアドレスが計
算されると上記の「ページ境界チェック」とか「次ペー
ジ存在チェック」とが「ドライラン」と云った特定のチ
ェック動作を起動させることなく、直ちに実行に移すが
命令の実行に先立って命令リトライ回路（ＲＴＹ）１２
を起動して命令の再実行に必要なデータ類をバックアッ
プとして蓄積しておき該命令の実行でＤＡＴ１３で変換
例外事象が発生したときＶＣ上記バックアップデータを
ＣＰＵ内にリストアしてＣＰＵの状態を該命令の実行前
の状態に戻してからデマンドベージングの動作に移るよ
うＣＰＵを制御するものである。
［ｆ） 発明の詳細
な説明してきたように本発明によれば、少くとも動的ア
ドレス変換制御回路と命令リトライ回路とを有するｔｔ
ａ機システムにおいて・板数ワードのオペランド領域を
有する命令を実行させるのに、従来性われていたページ
境界チェック、次ページイｆ在チェック、ドライランと
云った該命令の実行時間を増大させる処理を一切行わず
に、オペランドアドレス計ｎ Ｊｕ ＩＫちにバッファ
メモリ又は主記憶装置Ｐｉをアクセスし続いて命令リド
シイ回路を起動して、命令の実行を行うことができ、該
命令の実行時間の知縮化が図れる効果がある。
ドレス変換制御回路と命令リトライ回路とを有するｔｔ
ａ機システムにおいて・板数ワードのオペランド領域を
有する命令を実行させるのに、従来性われていたページ
境界チェック、次ページイｆ在チェック、ドライランと
云った該命令の実行時間を増大させる処理を一切行わず
に、オペランドアドレス計ｎ Ｊｕ ＩＫちにバッファ
メモリ又は主記憶装置Ｐｉをアクセスし続いて命令リド
シイ回路を起動して、命令の実行を行うことができ、該
命令の実行時間の知縮化が図れる効果がある。
第１図は不発ψＪの実施に必要な動的アドレス変換機構
と命令リトライ機構とを含む剖算機システムの主要部を
示したブロック図である。 図において１は主Ｈ附意装置、２はバッファメモリ、４
け命令レジスタ ９はページ境界クロス検出回路、１２
は命令リトライ回路、１３は動的アドレス変換制偉１回
路を示す〇 代°人Ｒ７Ｆ松岡宏四部 算１図１
と命令リトライ機構とを含む剖算機システムの主要部を
示したブロック図である。 図において１は主Ｈ附意装置、２はバッファメモリ、４
け命令レジスタ ９はページ境界クロス検出回路、１２
は命令リトライ回路、１３は動的アドレス変換制偉１回
路を示す〇 代°人Ｒ７Ｆ松岡宏四部 算１図１
Claims (1)
- 少くとも命令リトライ機構と動的アドレス変換機構とを
含み、デマンドページングを行う計算機システムにおい
て、命令のオペランド領域がページ境界をクロスしかつ
次論理ページが実記憶上にないことを検出した場合、前
記命令リトライ回路を使用して計算機システ太の状態を
命令実行前の状態に戻してからデマンドページングを行
うように制御することを特徴とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047406A JPS59172044A (ja) | 1983-03-22 | 1983-03-22 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047406A JPS59172044A (ja) | 1983-03-22 | 1983-03-22 | 命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172044A true JPS59172044A (ja) | 1984-09-28 |
Family
ID=12774236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047406A Pending JPS59172044A (ja) | 1983-03-22 | 1983-03-22 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
| US7395417B2 (en) | 1992-03-05 | 2008-07-01 | Seiko Epson Corporation | Register file backup queue |
| CN102681822A (zh) * | 2011-03-17 | 2012-09-19 | 中兴通讯股份有限公司 | 一种处理器地址缓冲管理的实现装置及方法 |
-
1983
- 1983-03-22 JP JP58047406A patent/JPS59172044A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7395417B2 (en) | 1992-03-05 | 2008-07-01 | Seiko Epson Corporation | Register file backup queue |
| US7657728B2 (en) | 1992-03-05 | 2010-02-02 | Seiko Epson Corporation | Register file backup queue |
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
| US6993638B2 (en) | 1999-12-09 | 2006-01-31 | Fujitsu Limited | Memory access device and method using address translation history table |
| CN102681822A (zh) * | 2011-03-17 | 2012-09-19 | 中兴通讯股份有限公司 | 一种处理器地址缓冲管理的实现装置及方法 |
| US9389859B2 (en) | 2011-03-17 | 2016-07-12 | Zte Corporation | Device and method for implementing address buffer management of processor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4794524A (en) | Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit | |
| US4347565A (en) | Address control system for software simulation | |
| JPH0731624B2 (ja) | 非同期コプロセッサによるデータ移動方法および装置 | |
| US5003458A (en) | Suspended instruction restart processing system based on a checkpoint microprogram address | |
| JPH03201130A (ja) | データ処理システム | |
| JPH0242569A (ja) | ベクター処理システムに用いる文脈スイッチング方法及び装置 | |
| JPS62151971A (ja) | マイクロ・プロセツサ装置 | |
| US5146569A (en) | System for storing restart address of microprogram, determining the validity, and using valid restart address to resume execution upon removal of suspension | |
| JPH07120338B2 (ja) | 共同プロセッサによる命令の実行をデータプロセッサが調整する方法および該データプロセッサ | |
| JPS59172044A (ja) | 命令制御方式 | |
| US5201052A (en) | System for transferring first and second ring information from program status word register and store buffer | |
| KR890003322B1 (ko) | 데이타처리 시스템 | |
| JP2671160B2 (ja) | 例外処理方式 | |
| JPH0133856B2 (ja) | ||
| JP2562838B2 (ja) | プロセッサ及びストアバッファ制御方法 | |
| JP2619425B2 (ja) | シーケンスコントローラ | |
| JP3240660B2 (ja) | データ処理装置 | |
| JP3130798B2 (ja) | バス転送装置 | |
| JP3344432B2 (ja) | 情報処理装置 | |
| JPS61117635A (ja) | 仮想記憶制御方式 | |
| JPH0585925B2 (ja) | ||
| JPS60250440A (ja) | リトライ制御方式 | |
| JP2574918B2 (ja) | 割り込み復帰処理方式 | |
| JPS62264345A (ja) | ベクトル・プロセツサにおけるアドレス変換例外時の処理方式 | |
| JPH01258154A (ja) | マイクロ命令実行制御方式 |