JP3240660B2

JP3240660B2 - データ処理装置

Info

Publication number: JP3240660B2
Application number: JP02096792A
Authority: JP
Inventors: パラシオス・アルベルト; 誠花輪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-06
Filing date: 1992-02-06
Publication date: 2001-12-17
Anticipated expiration: 2016-12-17
Also published as: JPH05216852A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特に命令を並列に実行する複数の命令実行制御部を有す
るデータ処理装置に関する。

【０００２】

【従来の技術】データ処理装置の処理性能を向上するた
めに、米国特許第３，３４６，８５１号に開示されてい
るように２個の論理演算部（ＡＬＵ）を同期的に用いる
アプローチや、米国特許第３，９６９，７０２号に開示
されているように対象の処理を分割して同じデータに幾
つかの操作を並列に実行するアプローチや、米国特許第
４，７６６，５６６号に開示されているように命令を二
つに分類して各種類の命令集合を特別の命令実行制御部
で並列に実行する等のアプローチがある。

【０００３】命令を並列に実行するため複数の命令実行
制御部を有するデータ処理装置に関連のある上記米国特
許第４，７６６，５６６号には、実行負荷を均一にする
ために各命令実行制御部に論理演算部（ＡＬＵ）を設置
することも提案されている。

【０００４】一方、従来の技術は命令の並列実行の効率
を向上することを目的にしているが、命令実行制御部及
びその周辺の故障に対する対策について全く触れていな
い。

【０００５】ところで、このような並列に命令を実行す
るシステムを耐故障化するための従来例が、フォールト
トレラントコンピュティングの第１１回国際学会（１
９８０年）第３頁から８頁(Proceedings 11th. Interna
tional Symposium on FaultTolerant Computing(1980)p
p.3-8.)に記載されている。この方法においては、命令
実行制御部に対応するインストラクションプロセッサが
二つのサブプロセッサにより構成され、両方のサブプロ
セッサが二重化され、１マイクロサイクルには一方のサ
ブプロセッサだけがデータバスを駆動し、他方のサブプ
ロセッサは二重化された残りのバスを駆動して、結果は
マイクロサイクルの終了時に比較され、不一致が検出さ
れた場合には割込みが発生し、故障の原因と推定された
サブプロセッサが切り離され、残りのサブプロセッサで
処理を続けるものである。

【０００６】しかしながら、この方法では処理性能を向
上するために２重化した構成要素を持つデータ処理装置
を耐故障化するため、データ処理装置の構成要素自身を
利用する耐故障化アプローチはまだ提案されていなかっ
た。

【０００７】一方、データ処理装置の故障検出に関する
従来例が、電子情報通信学会誌、第７３巻、第９号（１
９９０年）第９９１頁から９９９頁に記載されている。
このアプローチは、データ処理装置を構成する基本的な
機能ブロックを強故障安全（ＳＦＳ）論理回路として実
現し、各ブロックの入力インタフェイスに現われた誤り
はそのまま出力インタフェイスへ検出可能誤りとして伝
播できるようにし、特に、レジスタ、バス、マルチプレ
クサなど、制御信号線上の誤りが必ずデータ線上へ伝播
するような構成とする方法である。

【０００８】しかし、このアプローチでは命令実行制御
部のレジスタ及び論理演算部の回路規模は非冗長な場合
に比べて２倍になり、内部検査回路の遅延のため速度は
クロックレベルで４０％低下する。これらの問題を避け
るためデータ処理装置及び処理方式自身を利用して非周
期的な検査を施す方法もまだ提案されていなかった。

【０００９】

【発明が解決しようとする課題】複数の命令実行制御部
によって命令を並列に実行するデータ処理装置では、特
に２個の命令実行制御部が有り、通常はリソース衝突を
避けるため命令の種類別に命令を実行する処理方法を採
用している。しかし、このデータ処理装置においては、
故障により一方の命令実行制御部が使用不可能になった
時、データ処理装置全体が無効になるという問題があ
る。

【００１０】また、データ処理装置を稼働時に故障検出
するためには上記に示したように２重化する方法が一般
に用いられているが、そのため高性能なデータ処理装置
を構成する際、冗長な回路の増加及び処理速度の低下が
主な問題である。

【００１１】そこで本発明の第１の目的とするところ
は、複数の命令実行制御部の幾つかが故障により使用不
可能になった場合でも、低下した性能で稼働可能なデー
タ処理装置を提供することにある。

【００１２】本発明の第２の目的とするところは、複数
の命令実行制御部の全体あるいは各処理段階の故障検出
に際して重大な処理速度の低下を伴わず、また小規模な
冗長回路で故障検出が可能なデータ処理装置を提供する
ことにある。

【００１３】本発明の他の目的とするところは、複数の
論理演算部の故障検出に際して重大な処理速度の低下を
伴わず、また小規模な冗長回路で故障検出が可能なデー
タ処理装置を提供することにある。

【００１４】

【課題を解決するための手段】上記第１の目的は、命令
を並列に実行するデータ処理装置において、命令の並列
実行制御回路と命令の処理機能が互いに均一な複数の命
令実行制御部とを設け、故障によって幾つかの命令実行
制御部が使用不可能になった時、残りの命令実行制御部
ですべての命令が実行できるようにさせることにより達
成される。

【００１５】具体的には、データ処理装置内に均一な命
令実行能力を持つｎ個の命令実行制御部を設け、ｆ個の
命令実行制御部が故障した時には、並列実行制御回路に
よって、残りの（ｎ−ｆ）個の命令実行制御部で全命令
を実行し、もしも、故障のない命令実行制御部が一つし
か残らない時には全命令を逐次、実行するように制御す
る。

【００１６】すなわち、かかる第１の目的を達成するた
めの本発明の具体的な実施形態は、メモリからフェッチ
した複数の命令を並列に出力する並列実行制御回路
（２）と、上記並列実行制御回路（２）から上記複数の
命令が並列に供給され、命令解読（ＩＤ）、命令実行制
御（ＥＸ）および実行結果の書き込み（ＳＴ）のパイプ
ラインステージを少なくとも有する複数の命令実行制御
部（３、４）と、上記複数の命令実行制御部（３、４）
によって制御される複数の論理演算部（５、６）と、上
記複数の命令実行制御部（３、４）の複数の制御信号も
しくは上記複数の論理演算部（５、６）の複数の出力が
供給される故障検出回路（２０）とを具備してなり、上
記複数の制御信号もしくは上記複数の出力から上記故障
検出回路（２０）が上記複数の命令実行制御部（３、
４）の一方（３）もしくは上記複数の論理演算部（５、
６）の一方（５）の故障を検出した場合に、上記並列実
行制御回路（２）は上記フェッチした複数の命令を順次
に上記複数の命令実行制御部の正常な他方（４）に供給
し、実行すべき命令を上記複数の命令実行制御部の正常
な他方（４）もしくは上記複数の論理演算部の正常な他
方（６）によって順次、実行せしめることを特徴とす
る。

【００１７】上記第２の目的は、命令を並列に実行する
データ処理装置において、幾つかの命令実行制御部でし
か実行できない同種類の命令を同時に実行しようとした
時、すなわち、命令並列実行におけるリソース衝突が発
生した時、第１の目的を達成するために採用した複数の
命令実行制御部および並列実行制御回路を利用して、通
常ノーオペレーション命令によってウエイトサイクルに
なる方の命令実行制御部へ他方の命令実行制御部の命令
を複写して、複数の命令実行制御部が同時に命令実行す
る如く並列実行制御回路によって複数の命令実行制御部
を制御せしめ、前記一方の命令実行制御部の各パイプラ
インステージの出力を前記他方の命令実行制御部の各パ
イプラインステージの出力と比較することによって命令
実行制御部の故障を検出する回路をデータ処理装置に設
けることによって達成される。

【００１８】すなわち、かかる第２の目的を達成するた
めの本発明の具体的な実施形態は、上記複数の命令実行
制御部による命令の並列実行によって衝突を生じる第１
の命令と第２の命令とを上記複数の命令実行制御部の一
方もしくは上記複数の論理演算部の一方によって順次実
行せしめ、上記一方による上記第１の命令の実行と並行
して上記第１の命令を上記複数の命令実行制御部の他方
もしくは上記複数の論理演算部の他方によって実行せし
め、かかる第１の命令の並列実行より上記故障検出回路
は故障を検出することを特徴とする。

【００１９】また、上記第２の目的は、更に、命令を並
列に実行するデータ処理装置方式において、条件分岐命
令の条件が真である時、つまり、分岐が行われる時、上
記の構成の並列実行制御回路および故障検出回路を利用
し、通常ノーオペレーション命令によってウエイトサイ
クルになる方の命令実行制御部において条件分岐命令の
次に配置されていた命令を実行できる如く並列実行制御
回路によって通常ウエイトサイクルになる方の命令実行
制御部を制御せしめ、前記分岐命令の次に配置されてい
た命令を並列実行する両命令実行制御部の各パイプライ
ンステージの結果を前記故障検出回路で比較できるよう
にすることにより達成される。

【００２０】すなわち、かかる第２の目的を達成するた
めの本発明の具体的な実施形態は、遅延分岐の手法によ
る分岐命令に続く次命令を上記複数の命令実行制御部の
一方もしくは上記複数の論理演算部の一方によって実行
せしめ、上記一方による上記次命令の実行と並行して上
記次命令を上記複数の命令実行制御部の他方もしくは上
記複数の論理演算部の他方によって実行せしめ、かかる
次命令の並列実行より上記故障検出回路は故障を検出す
ることを特徴とする。

【００２１】上記他の目的は、上記の第２の目的を達成
するために用いた構成および並列実行制御回路を利用
し、上記の同一の命令を実行する命令実行制御部に対応
する演算部の各パイプラインステージの結果を上記の故
障検出回路で比較できるようにすることによって達成さ
れる。

【００２２】

【作用】複数の命令実行制御部の均一化されたデータ処
理装置において、故障により幾つかの命令実行制御部が
使用不可能になった場合は、命令実行制御部が均一な命
令実行能力を有しているため、正常な他方の命令実行制
御部によってすべての命令を実行できるように並列実行
制御回路は複数の命令実行制御部を制御する。すなわ
ち、最悪の場合、つまり故障のない命令実行制御部が一
つしか残っていない時には、データ処理装置の処理性能
は、命令を逐次的に実行する普通のデータ処理装置に縮
退する。一方故障のない状態では、命令並列実行におけ
るリソース衝突が発生した時、並列実行制御回路によ
り、通常ウエイトサイクルになる命令実行制御部に他方
の命令実行制御部の命令を複写して実行することによっ
て、同一命令を実行する両命令実行制御部の各パイプラ
インステージの結果を比較でき、これらの命令実行制御
部の故障検出を行うことができる。更にまた、複数の演
算部を用いるデータ処理装置に適用する時は、前記の場
合および分岐命令の条件が真である時、分岐命令の次に
配置されていた命令を通常ウエイトサイクルになる命令
実行制御部で実行することにより、これらの命令実行制
御部およびこの命令実行制御部に対応する演算部の出力
結果の比較でこれらの命令実行制御部および演算部の故
障検出も可能である。

【００２３】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は、本発明の一実施例によるデータ処理装置
を示すブロック図である。

【００２４】図１の本実施例のデータ処理装置は、二つ
の命令を並列に実行することが可能である。図示してい
ないが、通常のデータ処理装置と同様に外部のメインメ
モリ（以下、単にメモリと言う）とのインターフェイス
ユニットはひとつのみであるので、二つの命令実行制御
部３、４からメインメモリへ同時にアクセスすることは
できない。従って、メモリへのアクセス衝突、所謂リソ
ース衝突を防止するために、基本的には、左側の命令実
行制御部３がメモリアクセスすなわちメモリ操作命令を
実行しないようにし、右側の命令実行制御部４がメモリ
操作命令を実行するように、並列実行制御回路２は二つ
の命令実行制御部３、４を制御する。すなわち、左側の
命令実行制御部３で分岐命令と論理演算命令（あるいは
整数演算命令とも呼ぶ）とを実行し、右側の命令実行制
御部４でメモリ操作命令と論理演算命令とを実行する如
く図１のデータ処理装置が構成されている。この基本原
則に従って、図１のデータ処理装置は２個の命令の並列
処理方式を実行するものとして実施例を説明する。

【００２５】まず、図１のデータ処理装置の動作あるい
は機能を、簡単に説明する。メモリ(図示せず)もしくは
キャッシュ(図示せず)から命令レジスタ１にフェッチさ
れた二つの命令は、並行して並列実行制御回路２へ供給
される。並列実行制御回路２は、上記の基本原則に従っ
て命令レジスタ１からの命令を分類して、命令実行制御
部３と４とに分配する。命令の種類の識別は命令のオペ
コードから識別することが可能であり、この識別結果か
ら命令を分類することが可能である。しかし、命令実行
制御部３、４の一方、例えば３が故障によって使用でき
ない場合、上記の基本原則に従わず、並列実行制御回路
２は残りの命令実行制御部４のみで命令レジスタ１から
の全ての命令を逐次的に実行できるように命令実行制御
部３、４を制御する。従って、左側の命令実行制御部３
はメモリ操作命令も同様に実行できるように構成され、
右側の命令実行制御部４は分岐命令も同様に実行できる
ように構成されているので、この意味において左右の命
令実行制御部３、４の命令実行機能は互いに均一であ
る。

【００２６】命令実行制御部３、４は命令実行のための
制御信号を生成するパイプラインであり、それぞれ命令
の解読ステージ(７、８)、命令実行制御ステージ(９、
１０)、命令実行結果の書き込み制御ステージ(１１、１
２)から構成されている。

【００２７】故障検出の動作の理解を助けるために、レ
ジスタファイル１３から供給されるオペランドのデータ
に対して論理演算あるいは算術演算を行う論理演算部
（ＡＬＵ）５、６を命令実行制御部３、４とは別に図示
する。論理演算部５、６は、命令実行制御部３、４のパ
イプラインステージの命令実行制御ステージ９、１０で
指定された演算を行い、その実行結果はレジスタファイ
ル１３に格納される。

【００２８】複数のレジスタから構成されたレジスタフ
ァイル１３は命令の実行に用いられるオペランドデータ
を格納するとともに、命令実行制御部３、４の制御のも
とにアクセスされる。さらに、図１のデータ処理装置
は、このレジスタファイル１３と論理演算部５、６、メ
モリ(図示せず)もしくはキャッシュ(図示せず)、プログ
ラムカウンターもしくはアドレス計算器(図示せず)との
間でデータを転送するためのパスを持つ。

【００２９】並列実行制御回路２によって指示された
時、故障検出回路２０はの観測点の命令実行制御部
３、４からレジスタファイル１３への制御信号１６、１
７を相互に比較して、命令実行制御部３、４からレジス
タファイル１３への制御出力の故障検出を行い、の観
測点の命令実行制御部３、４から論理演算部５、６への
制御信号１４、１５を相互に比較して、命令実行制御部
３、４から論理演算部５、６への制御出力の故障検出を
行い、の観測点の論理演算部５、６の出力信号１８、
１９を相互に比較して、論理演算部５、６の故障検出を
行う。故障検出回路２０は、比較データが一致する時は
正常信号を出力するのに対し、比較データが異なった時
は故障があると判定して故障信号を出力する。これらの
信号を、故障ブロックの検出、命令の再試行、処理の回
復、再起動、データ処理装置の再構成等を行う例外処理
装置(図示せず)へ送られて処理されることができる。特
に、検出された故障が永久故障の時は、故障に起因する
と推定された構成ブロックや回路素子が他から切り離さ
れるとともに、この切り離しの程度に従って例外処理装
置は並列実行制御回路２に命令を漸次、縮退状態で実行
するように指示する。極限の縮退状態では、例えば上述
のように右側の命令実行制御部４のみで命令レジスタ１
からの全ての命令を逐次的に実行できるように並列実行
制御回路２が命令実行制御部３、４を制御する。

【００３０】以下の説明では、左側の命令実行制御部３
は分岐命令と論理演算命令とを実行し、右側の命令実行
制御部４はメモリ操作命令と論理演算命令とを実行する
ように並列実行制御回路２の初期状態が設定されている
と仮定する。

【００３１】このようなデータ処理装置に、図２のプロ
グラムを構成する複数の命令Ａ、Ｂ、Ｃ、Ｄの実行順序
に従って命令レジスタ１から二つの命令が順次、並列実
行制御回路２に送られる。並列実行制御回路２が命令の
種類別に命令を命令実行制御部３、命令実行制御部４に
分配する。

【００３２】図２に示すような命令順序の場合は、命令
Ａと命令Ｂとは同種のメモリ操作命令であるため、メモ
リアクセスの実行時のアクセス衝突を回避する必要が有
る。そこで、一般的に考えられるアプローチでは、図４
に示すように右側の命令実行制御部４で命令Ａの実行し
た後に次の命令Ｂを同じ右側の命令実行制御部４で実行
する一方、図３に示すように左側の命令実行制御部３に
ノーオペレーション命令（すなわち、なにも実行しない
命令（ＮＯＰ））を挿入して、右側の命令実行制御部４
での命令Ａの実行と同時に左側の命令実行制御部３でこ
のノーオペレーション命令を実行することにより、上述
のアクセス衝突を回避することができる。しかし、この
アプローチでは二つの命令実行制御部３、４の故障検出
を行うことは不可能である。

【００３３】これに対して図１の実施例のデータ処理装
置では、図６に示すように右側の命令実行制御部４は図
４と全く同様に命令Ａの実行した後に次の命令Ｂを実行
する一方、並列実行制御回路２の制御によって、図５に
示すように上述の図３のノーオペレーション命令（ＮＯ
Ｐ）の場所は命令Ａの複写によって置き換えられ、両方
の命令実行制御部３、４で同時に命令Ａが実行される。
ただし、この場合は一般的なアプローチではノーオペレ
ーション命令（ＮＯＰ）を実行する左側の命令実行制御
部３(図５)の実際の命令Ａの命令実行結果は無効化され
て、検査状態に設定される。すなわち、ふたつの命令実
行制御部３、４の出力１４、１５、１６、１７を故障検
出回路２０によって比較することよって命令実行制御部
３、４の故障検出が可能である。本実施例では、レジス
タファイルへの出力と論理演算部への出力とによっ
て命令実行制御部３、４の故障検出しかできないが、命
令実行制御部３、４の各パイプラインステージの出力に
観測点を設けることによって各パイプラインステージの
故障検出が可能である。

【００３４】一方、分岐命令において、遅延分岐の手法
がよく使われる。この手法ではRISC(Reduced Instructi
on Set Computer)プロセッサの分岐命令の処理のとき、
分岐命令の直後にディレイスロットを導入したり(delay
ed branch:遅延分岐)、分岐命令の直前の命令を分岐命
令の直後に実行したり(optimized delay branch:改良遅
延分岐)することによって分岐先の計算が間にあわせ
る。遅延分岐およびディレイスロットに関しては、技術
文献「Reduced Instruction Set Computers;DavidA.Pate
rson; Communications of the ACM, Vol.28,No.1,pp.8-
21, Jan. 1985」に詳細に説明されているため、以下で
は、ＲＩＳＣプロセッサの形式に構成された図１のデー
タ処理装置で、２つの命令の同時実行を行う場合の遅延
分岐のディレイスロットの基本的な扱いだけについて説
明する。

【００３５】まず、分岐命令が条件分岐命令であり、そ
の後に２つの命令をフェッチした場合には、（１）条件
分岐命令の条件が成立し、かつ、改良遅延分岐が採用し
た場合は、第１の命令だけを右側の命令実行制御部４に
よって実行する。（２）もし条件分岐命令の条件が不成
立の場合は、第２の命令も第１の命令と同時に実行でき
るものであるならば、第１の命令を右側の命令実行制御
部４によって実行し、同時に第２の命令を左側の命令実
行制御部３によって実行する。

【００３６】また本実施例では、図７に示すような命令
Ａ、Ｂ、Ｃ、Ｄ…Ｔ、Ｕの順序にコンパイルされたＲＩ
ＳＣプロセッサ用のプログラムが使用される。命令Ａは
メモリ操作命令であり、命令Ｂは条件分岐命令であり、
命令Ｃは論理演算命令であり、命令Ｔは条件分岐命令Ｂ
の分岐条件が成立した場合の分岐先の命令であり、命令
Ｕは分岐先の命令Ｔの次の命令である。また、一般にＲ
ＩＳＣプロセッサのためにコンパイルされたプログラム
の分岐命令の直後の命令は、ＣＩＳＣ（Complex Instru
ction Set Computer）プロセッサの如き通常のデータ・
プロセッサのためにコンパイルされたプログラムの分岐
命令の直前の命令に対応しているので、図７のＲＩＳＣ
プロセッサ用のプログラムでは、分岐命令Ｂの直後の命
令Ｃは、ＣＩＳＣプロセッサの如き通常のデータ・プロ
セッサのためにコンパイルされたプログラムの分岐命令
の直前の命令に対応している。従って、ＲＩＳＣプロセ
ッサにおいては、分岐命令の直後の命令（通常の場合の
分岐命令の直前の命令）を先に実行して、しかる後、実
際の分岐を実行する。

【００３７】図９に示すようにメモリ操作命令Ａが右側
の命令実行制御部４のパイプラインステージによって命
令解読(ＩＤ)、命令実行制御(ＥＸ)、命令実行結果の書
き込み制御(ＳＴ)のパイプライン処理を次々と受けるの
と並行して、図８に示すように条件分岐命令Ｂが左側の
命令実行制御部３のパイプラインステージによって命令
解読(ＩＤ)、命令実行制御(ＥＸ)のパイプライン処理を
次々と受ける。図９に示すように、ＲＩＳＣプロセッサ
の遅延分岐の原則に従って、命令Ａのパイプライン処理
から１サイクル遅れて、条件分岐命令Ｂの次の命令の論
理演算命令Ｃが右側の命令実行制御部４のパイプライン
ステージによって命令解読(ＩＤ)、命令実行制御(Ｅ
Ｘ）のパイプライン処理を次々と受ける。一方、図８に
示すように命令Ｃの複写が左側の命令実行制御部３へ取
り込まれて命令解読(ＩＤ)、命令実行制御（ＥＸ）のパ
イプライン処理を次々と受ける点に本実施例の大きな特
徴がある。通常は、分岐命令Ｂの次の１サイクルである
ディレイスロットでは分岐命令Ｂの直後の命令Ｃが右側
の命令実行制御部４だけで実行され、この間左の命令実
行制御部３はノーオペレション命令の命令解読(ＩＤ)、
命令実行制御(ＥＸ）のパイプライン処理を実行する。
しかし、本実施例では、通常のディレイスロットのノー
オペレーション命令が図８に示すように命令Ｃの複写に
置き換えられ、この命令Ｃの複写が左側の命令実行制御
部３へ取り込まれて命令解読(ＩＤ)、命令実行制御(Ｅ
Ｘ）のパイプライン処理を次々と受ける。この様に命令
Ｃが両方の命令実行制御部３、４で同時に実行される。
ただし、この場合は一般的なアプローチではノーオペレ
ーション命令（ＮＯＰ）を実行する左側の命令実行制御
部３の実際の命令Ｃの命令実行結果は無効化されて、検
査状態に設定される。すなわち、ふたつの命令実行制御
部３、４の出力１８、１９を故障検出回路２０によって
比較することよって論理演算部５、６の故障検出が可能
である。

【００３８】この様なディレイスロットでの検査の後、
分岐命令Ｂによる分岐が行われ、分岐先の命令Ｔと次の
命令Ｕとがメモリもしくはキャッシュから読み出された
後、命令レジスタ１と並列実行制御回路２とを介して図
９および図８に示すように右側の命令実行制御部４と左
側の命令実行制御部３へ転送され、それぞれ命令解読
(ＩＤ)、命令実行制御(ＥＸ）のパイプライン処理を受
ける。

【００３９】故障の発生によって一つの命令実行制御部
が使用不可能になった場合は、並列実行制御回路２によ
りすべての命令が一つづつ、故障のない命令実行制御部
３又は４で実行される。この場合の実行方式は、逐次実
行方式となる。図１０は、命令実行制御部３が故障で使
用不可能の状況で命令実行制御部４で図２で示した命令
列を実行した時の実行状態を示す。

【００４０】以上説明したように、本実施例では、二つ
の命令実行制御回路によって並列実行された場合はメモ
リアクセス時にアクセス衝突を生じる可能性のある連続
した第１の命令と第２の命令とを処理する際に、二つの
命令実行制御回路の一方で第１の命令と第２の命令とを
順次実行し、一般に他方の命令実行制御部へ挿入される
ノーオペレーション命令を第１の命令の複写によって置
き換えるものであるため、第１の命令は二つの命令実行
制御部によって同時に処理され、この同時処理結果を故
障検出回路２０で比較することにより故障の検出を可能
とすることができる。

【００４１】また本実施例では、分岐命令によるディレ
イスロットにおいて二つの命令実行制御回路の一方で分
岐命令に続く次命令を実行し、一般にディレイスロット
にこの他方の命令実行制御部へ挿入されるノーオペレー
ション命令を次命令の複写によって置き換えるものであ
るため、この次命令は二つの命令実行制御部と論理演算
部とによって同時に処理され、この同時処理結果を故障
検出回路２０で比較することにより故障の検出を可能と
することができる。

【００４２】また本実施例では、上述のノーオペレーシ
ョン命令を本来実行すべき命令実行制御部による命令の
複写の命令実行結果は最終的に無効化され、命令の並列
処理に矛盾が生じることはない。

【００４３】本発明は上記の如き実施例に限定されるも
のではなく、その技術思想の範囲内で種々の変形が可能
であることは言うまでもない。例えば、連続した第１の
命令と第２の命令とがレジスタファイルをアクセスする
場合、第１の命令のディスティネーションのレジスタと
第２の命令のソースのレジスタとが一致する場合もリソ
ース衝突が生じるので、このような場合にも二つの命令
実行制御回路の一方で第１の命令と第２の命令とを順次
実行し、一般に他方の命令実行制御部へ挿入されるノー
オペレーション命令を第１の命令の複写によって置き換
えて、第１の命令を二つの命令実行制御部によって同時
に処理と、この同時処理結果を故障検出回路２０で比較
しても良い。

【００４４】

【発明の効果】本発明によれば、複数の命令実行制御部
で命令を並列に実行するデータ処理装置の処理性能を低
下することなく、命令実行制御部及び演算部の非周期的
な故障検出が可能になり、しかも一部の命令実行制御部
が故障によって使用不可能になった場合はデータ処理装
置が漸次、縮退した性能で稼働させることができる。

【図面の簡単な説明】

【図１】故障検出回路を含む本発明の基本的な一実施例
によるデータ処理装置を示すブロック図である。

【図２】図１のデータ処理装置の故障を検出することの
可能なプログラムの例を示す図である。

【図３】一般的に考えられるアプローチによって図２の
プログラムの命令Ｃを図１のデータ処理装置の左側の命
令実行制御部３で実行する時、時刻毎の命令実行制御部
３の各パイプラインステージの状況を示す図である。

【図４】一般的に考えられるアプローチによって図２の
プログラムのメモリ操作命令Ａ、Ｂを図１のデータ処理
装置の右側の命令実行制御部４で実行する時、時刻毎の
命令実行制御部４の各パイプラインステージの状況を示
す図である。

【図５】本発明の実施例によるアプローチによって図２
のプログラムの命令Ｃを図１のデータ処理装置の左側の
命令実行制御部３で実行する時、時刻毎の命令実行制御
部３の各パイプラインステージの状況を示す図である。

【図６】本発明の実施例によるアプローチによって図２
のプログラムのメモリ操作命令Ａ、Ｂを図１のデータ処
理装置の右側の命令実行制御部４で実行する時、時刻毎
の命令実行制御部４の各パイプラインステージの状況を
示す図である。

【図７】図１のデータ処理装置の故障を検出することの
可能な他のプログラムの例を示す図である。

【図８】本発明の実施例によるアプローチによって図７
のプログラムの命令Ｂ、Ｕを図１のデータ処理装置の左
側の命令実行制御部３で実行する時、時刻毎の命令実行
制御部３の各パイプラインステージの状況を示す図であ
る。

【図９】本発明の実施例によるアプローチによって図７
のプログラムの命令Ａ、Ｃ、Ｔを図１のデータ処理装置
の右側の命令実行制御部４で実行する時、時刻毎の命令
実行制御部４の各パイプラインステージの状況を示す図
である。

【図１０】図１のデータ処理装置の左側の命令実行制御
部３が故障の時、図２のプログラムの命令を右側の命令
実行制御部４のみで実行する際に、右側の命令実行制御
部４の時刻毎の各パイプラインステージの状況を示す図
である。

【符号の説明】

１…命令レジスタ、２…命令の分類及び分配、実行の衝
突時命令の保持及び複写、命令実行制御部を検査の状態
に設定、命令実行制御部が一つしか使用できない時命令
の並列実行制御回路、３、４…命令実行制御部、５、６
…演算部、７、８…命令の解読ステージ、９、１０…命
令実行ステージ、１１、１２…記憶装置への書き込みス
テージ、１３…レジスタファイル、１４…命令実行制御
部３から演算部５へのパス上の観測点、１５…命令実行
制御部４から演算部６へのパス上の観測点、１６…命令
実行制御部３からレジスタファイル１３へのパス上の観
測点、１７…命令実行制御部４からレジスタファイル１
３へのパス上の観測点、１８…演算部５の出力上の観測
点、１９…演算部６の出力上の観測点、２０…観測点の
データによってデータ処理装置の状態を診断する故障検
出回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−132524（ＪＰ，Ａ) 「マイクロコンピュータ・アーキテクチャシンポジウム論文集」社団法人情報処理学会（1991−11）Ｐ．４−６ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/177,9/38

Claims

(57)【特許請求の範囲】

【請求項１】メモリからフェッチした複数の命令を並列
に出力する並列実行制御回路と、上記並列実行制御回路から上記複数の命令が並列に供給
され、命令解読、命令実行制御および実行結果の書き込
みのパイプラインステージを少なくとも有する複数の命
令実行制御部と、上記複数の命令実行制御部によって制御される複数の論
理演算部と、上記複数の命令実行制御部の複数の制御信号が供給され
る故障検出回路とを具備してなり、上記複数の制御信号から上記故障検出回路が上記複数の
命令実行制御部の一方の故障を検出した場合に、上記並
列実行制御回路は上記フェッチした複数の命令を順次に
上記複数の命令実行制御部の正常な他方に供給し、実行
すべき命令を上記複数の命令実行制御部の正常な他方に
よって順次、実行せしめることをことを特徴とするデー
タ処理装置。
【請求項２】上記複数の命令実行制御部による命令の並
列実行によって衝突を生じる第１の命令と第２の命令と
を上記複数の命令実行制御部の一方によって順次実行せ
しめ、上記一方による上記第１の命令の実行と並行して
上記第１の命令を上記複数の命令実行制御部の他方によ
って実行せしめ、かかる第１の命令の並列実行より上記
故障検出回路は故障を検出することを特徴とする請求項
１記載のデータ処理装置。
【請求項３】遅延分岐の手法による分岐命令に続く次命
令を上記複数の命令実行制御部の一方によって実行せし
め、上記一方による上記次命令の実行と並行して上記次
命令を上記複数の命令実行制御部の他方によって実行せ
しめ、かかる次命令の並列実行より上記故障検出回路は
故障を検出することを特徴とする請求項１記載のデータ
処理装置。