JPH03201130A

JPH03201130A - データ処理システム

Info

Publication number: JPH03201130A
Application number: JP2330983A
Authority: JP
Inventors: Bradly G Frey; ブラツドリー・ジヨージ・フレイ; Raymond J Pedersen; レイマンド・ジエームス・ピーダスン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-12-26
Filing date: 1990-11-30
Publication date: 1991-09-03
Anticipated expiration: 2009-09-28
Also published as: US5185871A; EP0436092A3; JPH0677233B2; EP0436092A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、オペランド・フェッチの順序付けの際にプロ
グラムによって指定された概念的順序からの逸脱を可能
にし、同時に多重処理（ＭＰ）環境において概念的順序
と同じプログラム実行結果を得ることのできる手段に関
する。順序外れフェッチは、システム性能を大きく改善
することができる。

Ｂ、従来の技術］ンピュータ・プログラムによって得られる特定の機能
は、その命令の「概念的順序」、すなわちプログラムに
書かれた命令の順序に従属する。

メモリ・ストア及びフェッチ動作の「概念的順序」も、
同様に、書かれた命令の順序によって決まる。

すなわち、各プログラムは、その命令及びそれらの命令
のフェッチ及びストアを概念的順序で処理するものと期
待される。このように、通常のＣＰＵは、プログラム設
計者がそのプログラムに期待するプログラム結果をシス
テム記憶装置内でもたらすため、プログラム実行中、フ
ェッチ及びストアの概念的順序を維持する。

多重処理（ＭＰ）システムでは、プロセッサによるオペ
ランド・フェッチが、実行プログラムの命令シーケンス
によって指定されるオペランドの順序と異なる順序をも
つことが許されている場合、間違ったデータがＭＰシス
テム内のいずれかのプロセッサによってフェッチされる
可能性がある。

間違ったデータが扱われる問題の例として、第２Ａ図に
示す次のような単純なケースが挙げられる。

１、プログラムＡとＢが、ＭＰ内のそれぞれ異なるプロ
セッサａとｂで実行されている。各プロセッサは、その
プロセッサが実行しているプログラムによって指定され
た順序でフェッチ及びストアを完了する。すなわち、各
プロセッサは、それぞれのプログラムの概念的順序でそ
のオペランドにアクセスする。

２、プログラムＡは、位置Ｘへのストア（すなわち５Ｔ
ｘ）と、それに続いて位ｒｌｙへのス・ドア（すなわち
５Ｔｙ）を含む命令シーケンスをもつ。

ストアの順序は、ＳＴｘ、、、ＳＴｙである。

３、プログラムＢは、位置ｙからのデータＹをロードす
るロード命令Ｌｙと、それに続いて位置×からのデータ
Ｘをロードするロード命令Ｌｘをもつ。ロード命令の順
序は、Ｌｙ−−−Ｌｘであり、これは他方のプロセッサ
上での他方のプログラムによるストア命令の順序ＳＴｘ
、、、ＳＴｙの逆になっている。

４、第２Ａ図に示したケースｉないしケース６は、プロ
グラムＢによって位置Ｘ及びｙからフェッチ可能なオペ
ランド・データ値の可能なすべての組合ｆ　（ＹＸ、Ｙ
Ｘ’　＊たｊｔＹ’　Ｘ’　）　を表り、−Ｃいる。

５、ＹＸ、ＹＸ”またｓｔｙ’　Ｘ’　のＪ５ちのどの
組合せが、プログラムＢによって位置×及びｙからフェ
ッチされるかは、プログラムＢによるフェッチに対して
、プログラムＡがそのストアを行なう時間が前か後かに
よって決まる。フェッチされた組合せは、プログラムＡ
とＢの両方がそれらのオペランドに概°念的顧序でアク
セスした場合には、アーキテクチャ的に正しいデータで
ある。

８、しかし、プログラムＢ内のいずれかのオペランドが
、その概念的順序でアクセスされない（すなわち、順序
外れ、０Ｏ８）場合は、・このＯＯＳ状態によって、概
念的順序アーキテクチャ規則の下でプログラムが必要と
するアーキテクチャ上止しいデータではなく、間違った
データがフェッチされることがあり得る。

７、たとえば、プログラムＡとＢの概念的順序がケース
１を生じさせる場合、その結果得られる必要なデータは
ＹＸである。しかし、ケース１で、データＹの第１オペ
ランド・フェッチがキャッシュ・ミスによって遅延し、
データＸの第２オペランド・フェッチが遅延なくキャッ
シュ内でアクセスされた場合、位置ｙへのストアによっ
てデータＹがＹ９に変更された後に、オペランドＹが得
られる。したがって、ＯＯＳ状態によって、概念的順序
アーキテクチャ規則の求める組合せＹＸではなく、アー
キテクチャ上不可能な組合せＹ９Ｘがフェッチされる。

概念的順序アーキテクチャ規則の違反を避けるために、
従来のコンピュータ・システムは、プログラム・シーケ
ンス内の直前の命令の実行が完了するまで、プログラム
内の次の命令の実行を開始しないで、概念的順序を維持
していた。したがって、プログラム・シーケンス内の次
の命令に対するメモリ・フェッチまたはストアは、プロ
グラム・シーケンス内の先行命令の実行が完了するまで
遅延された。どの命令内でもすべてのメモリ・フェッチ
及びストアが、それぞれの命令のアーキテクチャによっ
て指定される順序で実行された。

しかし、従来技術では、ＣＰＵがオペランドをフェッチ
及びストアする実際の順序をその概念的順序から変更し
たにもかかわらず、正しいプログラム結果を得たといつ
、特別のケースが開示されている。モウした従来技術の
１つは、先行ストア・オペランドに対する従属性を検出
するものである。

これは、各オペランド・フェッチ要求のアドレスを先行
する未完了の各オペランド・ストア要求のアドレスと比
較することによって実行され、比較した結果等しくなか
った場合は、先行ストアに対する従属性の衝突は存在し
なかったことになる。

大型ＣＰＵは、長年にわたって、特定のタイプの命令オ
ーバラップを使用してきた。このようなオーバラップし
た実行には、ある程度の順序外れの実行を可能にする様
々な技法が必要であった。

従来のオーバラップ技法は、多数の異なる形態をとり、
各技法はそれぞれ特有の制御上の問題を伴っていた。こ
れらの技法のいくつかは、複数の実行装置を有するＣＰ
Ｕを含むパイプライン式ＣＰＵで使用された。それらの
技法は、様々なタイプの従属性検出技法を使用して、様
々な実行状態で複数の命令が、それらの実行をオーバラ
ップする際に遭遇するいくつかのタイプの問題を回避す
ることができた。これらの技法は、命令ｒ艷の従属性を
検出するために制御論理を使用して、これらの命令をオ
ーバラップせずに、すなわち概念的順序に従って１時に
１つずつ実行した場合に得られるのと同じ実行結果を確
保することができた。

これらの従来のシステムは、命令オーバラップを制御す
るために、各命令に対する実行の終了を認識する命令完
了制御を使用して、それぞれの命令のフェツチ・オペラ
ンド及びストア・オペランドを相関させていた。

プログラムへの割込みは、通常、大部分の命令の実行の
完了時、及びシーケンス内の次の命令の実行開始前に許
されていた。未処理のフェッチ・オペランド及びストア
・オペランドをすべて獲得しないと、どの命令の実行も
完了できず、またそのような命令に対する割り込みも開
始できない。

たとえば、割込みは、命令ストリームによって直列化さ
れる。直列化により、プログラム割込みがオペランド・
フェッチ及びオペランド・ストアの順序付けに干渉する
ことが防止される。長い実行時間を要する命令だけは、
その完了前に、かつそのとき未処理のフェッチ及びスト
アの完了時にのみ、割込みを受けることができた。この
未処理のフェッチおよびストアの完了により、割込みが
許される一時的命令停止時点が定義された。

また従来技術では、ある命令の実行に必要なフェッチさ
れたデータを受け取るために予約されたＣＰＵレジスタ
のサブセットが、フェッチされたデータを適切に受け取
るよう保証するために、メモリに対するオペランド・フ
ェッチ要求のタグ付けが行なわれた。各レジスタは、メ
モリからフェッチ・データが得られ、すべてのレジスタ
に通じる共通データ・バス上に置かれたとき、そのバス
上でフェッチされたデータと共に送られたタグを、予約
されたレジスタに記憶されたタグと比較する比較手段を
もっていた。比較の結果等しかった場合のみ、フェッチ
されたデータは、予約されたレジスタのサブセットに入
ることができた。

また従来システムでは、ある種の命令は、オーバラップ
を使用することができなかった。たとえば、Ｓ／３７０
アーキテクチヤにおける直列化命令は、すべての先行命
令が実行を完了するまで実行を開始できない。直列化動
作の１つは、先行命令が、すべてのオペランド・フェッ
チ及びストアをプログラム順序で完了し、他のＣＰＵ及
びチャネル・プログラムもこの順序を守ることである。

このような命令の例には、Ｓ／３７０の比較後スワップ
命令や、テスト後セット命令などがある。

他の多数の直列化命令が、ｒＩＢＭ　　ＥＳＡ／３７０
解説書（Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｉ
ｏｎ）Ｊ、（資料番号５Ａ２２−７２００−０）のｐｐ
、５−７６及び５−７７に記載されている。

特開昭８３−２９３８３９号公報は、フェッチ要求が、
当該のフェッチ要求を出した命令の概念的順序から外れ
てそのデータを返されることを検出する、ＣＰＵの実行
装置用のモニタ手段を開示している。テーブル（すなわ
ちスタック）に、メモリ・フェッチ要求に対するエント
リを設ける。

各テーブル・エントリは、メモリ・アドレス、その命令
を識別するタグ、エントリ肉のフィールドが満杯である
か否を示す満／空フラグ、及び満杯のエントリが有効か
否かを示す有効フラグ・ビットを含め、フェッチ要求を
表すフィールドを含む。

各エントリは、無効にされるまでスタック内に残る。エ
ントリは、無効にされると、新しいフェッチ要求のため
に使用できるようになる。テスト・アドレスは、ストア
・アドレス、及び相互無効化（ＸＩ）要求アドレスによ
って提供される。エントリは、そのフェッチ・アドレス
・フィールドがオペランド・ストア比較動作の方法で比
較してテスト・アドレスと等しい場合、無効とマークさ
れる。しかし、キャッジｊ・ミスまたは直列化事象が発
生すると、スタック内のすべてのエントリが、無効とマ
ークされる。エントリが無効にされると、それが順序外
れの可能性のあるフェッチ要求を表していることを示す
。

特定のオペランド・ストア比較に関する問題は、ＩＢＭ
テクニカル・ディスクロージャ・プルテン、１９８５年
１２月、ｐｐ、３１７３−３１７４に所載のＨａｎｄｌ
ｉｎｇ　ｏｆ　Ｆｅｔｃｈｅｓ　５ｕｂｓｅｑｕｅｎｔ
　ｔ。

Ｕｎｅｘｐｅｃｔｅｄ　５ｔｏｒｅｓ″と題する論文に
記載されている。

ノイマン型コンピュータ・システムの基本的アーキテク
チャは、プログラムに対する意図した実行結果を得るた
めには、そのプログラム内の命令が「概念的順序」にな
っていることを必要とする。

このアーキテクチャは、システムの主記憶装置（システ
ム・メモリまたはジャスト・メモリとも呼ばれる）内で
オペランドを提供し、オペランドを主記憶装置からフェ
ッチし、主記憶装置に記憶することを必要とする。プロ
グラムが単一プロセッサ・システム（ＵＰ）で実行され
ようと、多重プロセッサ・システム（ＭＰ）で実行され
ようと、これらの同じアーキテクチャ要件が存在する。

Ｃ０発明が解決しようとする課題したがって、ノイマン型コンピュータ・システムの基本
的アーキテクチャは、プログラムの結果にｒ概念的順序
」という制約を課す。このような結果は、オペランド・
データのフェッチ（「フェッチ」と呼ぶ）と、他のフェ
ッチ及びオペランド・データの記憶（「ストア」と呼ぶ
）との時間的関係を使用することによって得られる。プ
ログラム実行の結果は、命令オペランド・アクセスの概
念的順序の影響を受けるので、記憶装置における任意の
オペランド・アクセスが命令の概念的順序によって必要
とされる順序になっていない場合に、プログラム実行の
結果が変更されてはならない。

従来は、概念的順序が後のオペランド記憶データは、記
憶装置アクセスの実際の順序で後でアクセスされていた
。

００課題を解決するための手段本発明は、共通の記憶装置にアクセスする複数のプロセ
ッサに対して単一の記憶装置のイメージを維持すること
に関する。本発明は、ある種の従来のＭＰシステムで偶
然に起こりつる、単一イメージ概念の崩壊を回避する。

本発明は、オペランド・フェッチを順序付ける際に、プ
ログラムによって指定された概念的順序からのある程度
の逸脱を可能にする手段を提供する。フェッチの順序付
けの際に逸脱が許されるので、多重プロセッサ（ＭＰ）
環境における概念的順序と同じプログラム実行の結果が
得られ、かつシステム性能の大きな向上がもたらされる
。

本発明は、フェッチ・オペランド・データに対する記憶
装置要求が、それらのデータを要求された順序とは異な
る順序で返す、様々な種類の条件を扱う。このようなフ
ェッチを、以後順序外れ（ＯＯＳ）フェッチと呼ぶ。オ
ペランド・データのＯＯＳフェッチは、概念的順序と呼
ばれるフェッチ・オペランド・シーケンスの復号された
順序に対して、返されるデータの順序を変える条件によ
ってＯＯＳになる。いくつかの条件が、フェッチ要求を
概念的順序から外させることができる。たとえば、各フ
ェッチ要求が記憶装置に発行できる形になると直ちに、
そのフェッチ要求が記憶装置に発行されるのがその例で
ある。

オペランド・フェッチ動作をＯＯＳにすることのできる
条件としては、以下のものがある。１゜記憶装置へのフ
ェッチ要求の発行を遅延させる（たとえば、ある要求に
対するアドレスを生成する際の遅延）。２．オペランド
・データの返送をスピードアップする（たとえば、オペ
ランド・データをフェッチするために記憶装置に行かな
いで、その実行装置内のストア・バッファ（Ｓ　Ｂ）か
らそのデータをフェッチする）。３．オペランド・デー
タの返送を遅延させる（たとえば、フェッチ要求がキャ
ッシュ・ミスとなり、そのデータを記憶階層から得なけ
ればならないとき）。または４゜直列化命令のオペラン
ドのフェッチを、その完了前に、直列化命令より前にあ
る命令のオペランド、または直列化命令より後にある命
令のオペランドへのアクセスとオーバラップさせる。直
列化命令オペランドも、ＯＯＳにすることができ、かつ
他の命令のオペランドとオーバラップさせることができ
る。

さらに、本発明は、任意の１つのフェッチ・オペランド
に対して、前段落で列挙した複数の条件が同時に存在す
るときに発生する、フェッチ・オペランドに対する複数
のＯＯＳ条件を扱うことができる。１つのフェッチ・オ
ペランドに対して存在できる同時ＯＯＳ条件の許容され
る組合せには、前段階で列挙した条件の各種の組合せが
含まれる。

ただし、キャッシュ・ミスと、ＳＢからのフェッチは同
時には存在できないが、それ以外の組合せなら２重、３
重などで存在することができる。

本発明によれば、フェッチを、他のフェッチ及びストア
に対して、プログラムで指定された順序で制御された形
で順序を付は直すことが可能である。本発明では、プロ
グラムで指定されたオペランド・ストアまたは命令完了
の順序に実行の順序を変える必要はない。フェッチもス
トアも、命令完了時にはその概念的順序を保持し、それ
によって同じプログラム結果を維持することができる。

本発明は、暗示的にまたは明示的に、コンピュータ・シ
ステムの記憶階層の使用において次の要件を仮定する。

（１）フェッチは、プログラムで指定された順序で起こ
るように見えなければならない。（２）ストアは、プロ
グラムで指定された順序で起こるように見えなければな
らない。（３）所与の命令のためのストアが、そのＣＰ
Ｕには、後続の各命令のためのオペランド・フェッチに
先行するように見えなければならない。（４）所与の記
憶アドレスへのフェッチが、最近のストアからのデータ
をそのアドレスに返さなければならない。（５）多重プ
ロセッサ内のすべてのプロセッサに単一の記憶装置イメ
ージが見えなければならない。すなわち、すべてのプロ
セッサに、記憶位置に対する同じ変更が同じ相対的順序
で見えなければならない。

本発明は、順序外れでフェッチを実行する際に、フェッ
チされたデータが、同じフェッチが概念的順序で行なわ
れた場合に得られるはずのデータと異なるときに、間違
ったプログラム結果が発生する危険を防止する、特別の
制御を提供する。

概念的順序より前に返されるフェッチ（早期フェッチ）
を考える。このフェッチは、以前のストアによって変更
されたデータをフェッチする必要があるが、フェッチが
順序外れであるためにこのストアがまだ起こっていない
場合には、間違ったデータを得ることがある。この場合
、早期フェッチは、変更されたデータを返すべきときに
、未変更のデータを返す。この問題は、データが同じＣ
ＰＵによって変更されたか、異なるＣＰＵによって変更
されたかに関係なく存在する。

ここで、早期フェッチからその概念的順序までノ間には
ストアが行なわれないと仮定する。そうすると、早期フ
ェッチまたは概念的順序のフエ。

チによって同じデータがアクセスされる。早期フェッチ
を使用することにより、その命令が概念的順序で完了し
たときに害が生じることはない。

次に、概念的順序より後に実行されるフェッチ（遅延フ
ェッチ）を考える。遅延フェッチでは、同じアドレスに
あるデータを変更する概念的順序が後のストアが、この
遅延フェッチがそのデータにアクセスする前に起こる場
合にのみ、間違ったプログラム結果が得られる。この場
合、遅延フェッチは、概念的順序で実行された場合に返
すはずのデータとは異なるデータを返す。

ここで、前の概念的順序から遅延フェッチまでの間には
ストアが行なわれないと仮定する。そうすると、遅延フ
ェッチまたは概念的順序のフェッチによって同じデータ
がアクセスされる。遅延フェッチを使用することにより
、その命令が概念的順序で完了したときに害が生じるこ
とはない。

本発明は、間違ったデータを得たかフェッチがあるかど
うかを判定するために、並べ換えられた（概念的順序外
れ）フェッチを検出することにより、間違ったプログラ
ム結果の生じる危険（露出）を検出するものである。

本発明は、共通記憶装置に緊密結合されたすべてのプロ
セッサに、それぞれのプロセッサが概念的順序で命令を
実行している場合に見えるはずのものと同じデータが記
憶装置内で見えなければならないという規則が遵守され
ることを保証する。

あるＯＯＳフェッチについて間違った結果が発生する危
険が検出されたときは、たとえば、プログラムの危険に
さらされたフェッチをもつ部分をその危険が存在し得な
いような形で再実行することにより、その危険が回避さ
れるような形でデータを再フエツチすることによって矯
正される。

検出された危険を矯正するための多数の異なる実施態様
は自明であろう。実施態様のうちには、危険にさらされ
たフェッチの前または後の危険にさらされていないフェ
ッチも再実行することが必要となるものもある。このよ
うな余り正確でない実施態様は、その実施が簡単になる
ことがある。

フェッチ及びストアの順序は、各オペランドに、概念的
順序でその位置を指定する識別子を割り当てることによ
って決定できる。これは、概念的順序を表すＩＩＤ（命
令識別子）をオペランドに割り当てることによって、た
とえば概念的実行順序が次の命令に割り当てられる次の
ＩＩＤをそれぞれ１ずつ増分することによって行なうの
が好都合である。１つの命令内の複数のオペランドに対
するＩＩＤが同じ場合は、それらのオペランドはその命
令を実行するためのグループとしてまとめられるので、
問題は生じない。大部分のコンピュータ・アーキテクチ
ャは、どの命令に対しても１つのストア・オペランドし
か提供しない。そのストア・オペランドにも、その命令
のＩＩＤが与えられる。それらのオペランドを区別する
別々のオペランド識別子を、命令内部でオペランドに割
り当てることもできる。

このよつな場合、オペランドの概念的順序は、それに割
り当てられるＩＩＤの順序によって示される。概念的順
序における各オペランドのＩＤＤは、先行オペランドの
ＩＩＤより大きい、または等しい。また、概念的順序に
おける各オペランドのＩＩＤは、後続オペランドのＩＩ
Ｄより小さい、または等しい。これらの不等関係が、本
発明で順序外れ（ＯＯＳ）オペランドの検出に使用され
る。

したがって、そのＩＩＤが、時間順序が後のオペランド
のＩＩＤより大きいとき、または時間順序が先のオペラ
ンドのＩＩＤより小さいとき、順序外れ（ＯＯＳ）オペ
ランドが検出される。

どのフェッチまたはストア動作も、多数の副動作を含む
。たとえば、命令装置によるオペランドの有効アドレス
の生成、オペランド・データに対するキャッシュ記憶域
の要求、記憶装置内でデータがアクセスされるまでの待
機、及びフェッチ要求されたデータの返送、またはスト
ア要求されたデータがストアされたことを示すストア肯
定応答信号の返送が含まれる。データ・アクセスの完了
を待つ時間は、Ｌ１キャッシュ・ヒツトが起こった場合
の１サイクル待ちから、Ｌ２キャッシュ、Ｌ３主記憶装
置、及びＤＡＳＤバックアップ記憶装置を含む記憶階層
でデータにアクセスすることを必要とするＬ１キャッシ
ュ・ミスが起こった場合の数十サイクルまで様々である
。

ストアは、実行装置でストア肯定応答信号を受け取った
ときに行なわれる。フェッチは、そのデータが記憶装置
から返されたときに行なわれる。ストアのデータをフェ
ッチが使用できるようになる通常の時点は、ストア肯定
応答信号を受け取った後である。本発明では、実行装置
内のストア・バッファ（ＳＢ）からのフェッチも可能で
ある。このフェッチは、ストア肯定応答信号より時間的
に早く、ストアされたデータがＳＢ内でフェッチのため
に使用できることが確認される。

多重プロセッサ複合体（ＭＰ）におけるストアは、ロー
カル・ストアとリモート・ストアに分類できる。ローカ
ル・ストアは、ストアされたデータをフェッチするプロ
セッサと同じプロセッサによって実行される。リモート
・ストアは、ストアされたデータをフェッチするプロセ
ッサと異なるプロセッサによって実行される。リモート
・ストアは、相互無効化（ＸＩ）要求によって、ローカ
ル・プロセッサに知らされる。

フェッチは、そのデータが記憶階層からＣＰＵ内の実行
装置に返されるときに行なわれる。返されたデータは、
もはや、あるプロセッサのＬ１キャッシュからのデータ
単位のローカル・コピーを、別のプロセッサが同じデー
タ単位にストアを行ないたいときに、除去するための相
互無効化（ＸＩ）信号など、記憶階層内の事象の影響を
受けない。フェッチされたオペランド・データの返送時
間によって、そのフェッチが早期と見なされるか、遅延
と見なされるかが決まる。

多重プロセッサ複合体（ＭＰ）におけるフェッチは、ロ
ーカル・フェッチとリモート・フェッチに分類できる。

ローカル・フェッチは、Ｌ１キャッシュ内ニフェッチ・
データを有するプロセッサと同じプロセッサによって要
求される。リモート・フェッチは、異なるプロセッサに
対して要求される。リモート・フェッチは、リモート・
プロセッサが、たとえばデータ単位への書込みのためデ
ータ単位に対する排他的制御を要求するときに行なわれ
、その後、対応するデータ単位を無効にするために、ロ
ーカルＣＰＵに相互無効化（ＸＩ）要求が送られる。

フェッチは、順序外れ（ＯＯＳ）で要求されることがあ
る。あるいは、フェッチが順序通り要求されたときでも
、順序外れ（ＯＯＳ）になることがある。たとえば、キ
ャッシュ・ミスまたは前のフェッチ動作時のインターロ
ックによって、その返されたデータ単位が遅延したとき
がそうである。

あるいは、たとえばキャッシュからではなくローカル・
ストア・バッファ内でアクセスすることによってフェッ
チがスピードアップされて順序外れにされることがある
。あるいは、直列化命令に隣接するフェッチのように、
アーキテクチャ上ＯＯＳ（本明細書では、疑似ＯＯＳと
呼ぶ）と見なされることがある。

フェッチ要求は、後続のストアがフ、エッチより概念的
順序が前であるとき、そのストア要求と同・じアドレス
（すなわち、同じデータ単位）に対するものとなること
がある。このとき、「オペランド・ストア比較（Ｏ２０
）Ｊ状態が存在する。パイプライン化されオーバラップ
された従来技術のプロセッサは、前の命令によってフェ
ッチ要求されたアドレスにデータがストアされるまで後
の命令を待機させて、概念的順序を維持するため、概念
的順序に並んだオペランドをもっＯ８ｃ検出／制御手段
を使用していた。しかし、従来のＯＳＣ制御手段は、本
発明の場合のようにＯＯＳフェッチを許すことによって
生じるＯＳＣ状態は検出しない。

ストアが行なわれる前にＯ２０が検出された場合、影響
を受けるフェッチは、そのストアが完了するまで（ＯＳ
Ｃ制御手段にストア完了を報告する記憶手段によって）
保持される。しかし、間違ったデータを得た可能性のあ
るＯＯＳフェッチに対してＯＳＣ状態が検出された場合
、本発明では、ストアが完了した後で、正しいデータを
得るために、要求されたアドレスからデータを再フエツ
チするため再試行させる。この再試行には、ＯＯＳフエ
、チ動作、または概念的順序のフェッチ動作が含まれる
。ＯＯＳフ工ツチ動作に対するこのＯ２０は、ＭＰ内の
ＸＩヒツト・データの場合は本発明によって解決され、
ＵＰ内で他のＯＯＳフェッチに対しては標準技法が使用
される。

ここに記述する実施例は、ＯＯＳであるフェッチ動作の
検出に関するもので、ＭＰ環境内でＯＯＳフェッチ条件
の下で記憶装置の保全性を維持するための機構を提供す
る。

ＯＯＳフェッチを検出するための手段は、次のものを含
む。

（１）キャッシュ・ミスが記憶階層で処理されている間
に、キャッシュ内のＯＯＳフェッチ要求を処理するため
の特殊制御機構。これらのキャッシュ制御が呼び出され
ると、ＯＯＳフェッチがキャッシュ・ミスとなったため
に遅延であること、または前の要求がキャッシュ・ミス
でまだ戻されないうちにＯＯＳフェッチがキャッシュ・
ヒツトとなっために早期であることを示す。ＸＩヒツト
のＯ２０をもつＯＯＳフェッチは、これらの特殊制御機
構によって処理される。

（２）これらの特殊制御機構は、命令がＯＯＳフエツチ
になるのを検出するために、それらの命令の有効アドレ
ス（ＥＡ）が生成されてキャッシュに発行されている間
に、命令の復号されたフェッチ・オペランド指定ととも
に動作する。これらの特殊制御機構は、ＯＯＳフェッチ
のＩＩＤが、生成されたがまだ要求されていないＥＡの
ＩＩＤよりも大きいとき、ＥＡが生成された要求に対す
るＯＯＳフェッチをＬ１キャッシュに知らせる。

（３）フェッチ、ストア、及び直列化命令など他の事象
の間の特殊タイミング関係を指定するアーキテクチャ規
則から逸脱した疑似ＯＯＳフェッチを処理するための特
殊制御機構。

本発明は、ＯＯＳフェッチ状況でデータの保全性を維持
するため、次の手段を含む。

（１）フェッチがＯＯＳか疑似ＯＯＳかを判定する手段
、（２）別のＣＰＵのＸＩ要求が、ＯＯＳフェッチ露出ウ
ィンドウ中で発生しているのを検出する手段、（３）正しいプログラム結果を確保するために非ＯＯＳ
条件の下でそのデータを再フエツチすることにより、Ｏ
ＯＳフェッチ露出ウィンドウ中で発生しているＸＩをも
つプログラムの命令の実行を繰り返す手段。

ＸＩ検出手段は、未処理のＯＯＳフェッチ要求が必要と
するキャッシュ・データ単位をプロセッサ内で見つける
ためにキャッシュ・ディレクトリ・エントリを用いてア
クセスされる、ディレクトリ・アレイ手段を含むことが
できる。ＸＩ要求がＯＯＳフェッチ要求を受け取ってい
るキャッシュ・データ単位に対するものであることをＸ
Ｉ検出手段が見つけた場合、キャッシュ・ディレクトリ
手段は、そのＸＩ要求がＯＯＳフェッチ露出ウィンドウ
と衝突する可能性があり、正しいプログラム結果を確保
するために、プログラムの当該部分に対して再実行を行
なうべきであるとの情報をそのフェッチ要求提供手段に
送る。フェッチ要求に対するＯＯＳ　１Ｍ示は、プログ
ラムの当該部分が再試行されるとき除去される。再試行
手段は、引き続きＯＯＳフェッチ条件に服し、ＯＯＳ露
出の検出によって必要となったとき再試行を行なわせる
。

尚、再試行という解決方法を使用したＯＯＳフェッチ露
出ウィンドウの過剰指示は、正しいプログラム・システ
ム動作をもたらすが、実施が経済的になるのと引き替え
に性能が多少低下する。

したがって、本発明の目的は、実行中の任意のプログラ
ム内の命令の概念的順序によって決まる実行結果を得な
がら、プロセッサがメモリから、他の命令のフェッチ・
オペランドに対して順序外れのオペランド・データをフ
ェッチできるようにすることである。

本発明の別の目的は、１つまたは複数の先行フェッチ・
オペランドがそのアドレス生成の遅延によって順序外れ
になったとき、それらのフェッチ・オペランドをフェッ
チできるようにすることである。

本発明の別の目的は、先行フェッチ・オペ・ランドがキ
ャッシュ・ミスのとき、それらのフェッチ・オペランド
にアクセスできるようにすることである。

本発明の別の目的は、ＣＰＵ実行装置内のストア、バッ
ファからのデータを、そのストア・バッファ・データが
ＣＰＵキャッシュに記憶される前に、フェッチできるよ
うにすることである。

本発明の別の目的は、同時に存在する複数のＯＯＳ状態
をもつフェッチ・オペランドに対する順序外れ（ＯＯＳ
）フェッチを可能にすることである。

本発明の別の目的は、他の方法では正しい順序にするこ
とのできない順序外れのフェッチ・オペランド・データ
をもつ不完全な命令について、フェッチを再実行（再試
行）できるようにすることである。

本発明の別の目的は、多重プロセッサ（ＭＰ）内の他の
プロセッサとのＯ２０（オペランド・ストア比較衝突を
処理することである。

本発明の別の目的は、多重プロセッサ（ＭＰ）内の別の
ＣＰＵによる相互無効化（ＸＩ）ヒツトの発生する危険
のあるオペランドの、順序外れ（ＯＯＳ）フェッチを可
能にすることである＝本発明の別の目的は、ＭＰ内のＣ
ＰＵ間でのＯＳＣ衝突の検出を可能にするために、各キ
ャッシュ・ディレクトリ・エントリと共にＯＯＳフラグ
・フィールドを使用できるようにすることである。

本発明の別の目的は、直列化命令のためのオペランド・
フェッチが、プログラム内の命令の概念的順序が直列化
命令より前である命令のためのオペランド・フェッチよ
り前に実行できるようにすることである。

本発明の別の目的は、連想式ＯＯＳフラグ・フィールド
・テーブルを使って、ＯＯＳフェッチ条件の下でＸＩ処
理のシステム性能を改善できるようにすることである。

Ｅ、実施例第２図は、ＣＰＵの概念的命令実行バイブライン内の命
令ストリームの実行処理の様々な段階を示す。ストリー
ム内での命令の順序は、ＣＰＵハードウェアにおける命
令実行の開始によって決定される。この開始は、命令の
実行とオーバラップすることができる。このパイプライ
ンの一端にはまだ実行を開始していない命令があり、他
端には実行を完了した命令がある。

その間には、処理が完了していない実行中の命令がある
。未完了命令シーケンスは、一端で復号を開始した現命
令と接し、他端には、まもなく完了する命令がある。

ある命令はレジスタ・オペランドをもち、他の命令は記
憶装置オペランドをもつ。さらに他の命令は、記憶装置
オペランド及び別のタイプのオペランドをもつ。少なく
とも１つの記憶装置オペランドをもつどの命令も、本発
明では記憶装置タイプの命令と見なす。記憶装置命令は
、ただ１つまたは複数のフェッチ・オペランドをもつこ
とができ、あるいは１つまたは複数のフェッチ・オペラ
ンド及び１つまたは複数の記憶装置オペランドをもつこ
とができる。本発明の目的は、フェッチ・オペランドを
、概念的命令順序から外れて早期または遅延して実行で
きるよろにすることである。

第３Ａ図は、オペランドの概念的順序の１例で、各オペ
ランドの命令ＩＩＤがこの順序で増加している。すわな
ち、第３図で、オペランドの時間順序は、オペランドが
主記憶装置内でフェッチ（Ｆ）またはストア（Ｓ）を実
行する時間に関して、１．２．３．４．５である。

第３Ｂ図は、ＩＩＤがそれぞれ４．３．２の順序外れ（
ＯＯＳ）オペランドをもつ１例を示す。

どのオペランドも、別のオペランドに対するそのオペラ
ンドの相対的発生時間の時間順序に応じて、早期オペラ
ンドまたは遅延オペランドになりうる。

第３Ｃ図は、あるオペランドが早期であるか遅延である
かを判定するための関係テストを示す。

このテストは、先行オペランドまたは後続オペランドと
の関係で行なわれる。時間順序が次の各オペランドのＩ
ＩＤがその先行オペランドのＩＩＤより大きいかまたは
等しく、あるいはその後続オペランドのＩＩＤより小さ
いかまたは等しいかぎり、オペランドは概念的順序にあ
る。

早期フェッチ・オペランド・テストは、当該オペランド
のＩＩＤと後続オペランドのＩＩＤの相対的比較である
。当該オペランドのＩＩＤが後続オペランドのＩＩＤよ
り大きい場合、早期フェッチ・オペランドであることが
示される。図の例では、Ｆ４は、そのＩＩＤ　　４が後
続のオペランドＦ３のＩＩＤ　　３より大きいので、早
期フェッチ・オペランドである。

やはり第３Ｃ図で、遅延オペランド・テストは、当該オ
ペランドのＩＩＤと後続のオペランドのＩＩＤの相対的
比較である。当該オペランドのＩＩＤがその先行オペラ
ンドのＩＩＤより小さい場合、遅延オペランドであるこ
とが示される。図の例では、Ｆ２は、次の先行オペラン
ドのＩＩＤ　　３が当該フェッチ・オペランドのＩＩＤ
　　２より大きいので、遅延フェッチ・オペランドであ
る。フェッチ・オペランＩ’Ｆ５は、そのＩＩＤ　　５
が、オペランドの時間順序が先のオペランドのＩＩＤよ
り大きく、時間順序が後のオペランドのＩＩＤ　　６よ
り小さいので、概念的順序に戻る。

命令オペランドのＯＯＳフェッチが許されたとき、命令
実行動作において、未完了命令ストリーム内のいくつか
またはすべての命令を再実行（再試行）することが必要
になる時がある。

このようか再試行処理は、未完了シーケンス内の完了し
た現命令と「理論的再試行開始命令」との間にあるどの
命令から開始することもできる。

理論的再試行開始命令とは、再試行が必須な最も古い命
令であり、理論的再試行開始命令と最も古い未完了命令
の間にある他の命令に対しては再試行は必須ではない。

理論的再試行開始命令は、異なるＣＰＵ上の先行命令の
ストア・オペランドとのオペランド・ストア比較（Ｏ２
０）動作でミスとなったフェッチをもつ最も古い命令で
ある。

理論上再始動するのに最も効率的位置は、理論的再試行
開始命令である。しかし、理論的再試行開始命令を正確
に検出するには、複雑で高価な追加のハードウェアが必
要になることがある。既存のハードウェアは、完了した
最も古い命令を検出するが、これは命令の再試行を開始
する最も簡単な位置である。

第１図は、本発明の適用環境を与えるＣＰＵの１例を示
す。このＣＰＵは、メモリからの命令のフェッチを制御
する命令フェッチ制御機構１１を含む。制御機構１１は
、命令を含むキャッシュ行を要求してＬ１キャッシュ・
ディレクトリ１９と通信する。Ｌ１キャッシュ構成１９
は、Ｌ１キャッシュを含み、Ｌ２キャッシュ・ディレク
トリ及びキャッシュ２６に接続されている。Ｌ２キャッ
シュ２６は、Ｌ３主記憶装置２７に接続されている。

制御機構１１によってフェッチされた命令の行は、命令
バッファに記憶され、関連する復号器１２によって復号
される。復号器１２は、オペランド・アドレス成分値（
Ｂ、Ｘ、Ｄ）をオペランＶ・アドレス生成（ＡＧＥＮ）
／要求装置１６に提供する。装置１６は、式（Ｂ）＋　
（Ｘ）＋Ｄを使ってオペランド論理アドレスを生成する
。゛この式は、本明細書を通して使用されるコンピュー
タ・アーキテクチャであるＩＢＭ　　Ｓ／３７０アーキ
テクチャにおいて周知である。複数のＡＧＥＮ動作が並
列に行なえるように、装置１６内に複数のＡＧＥＮ要素
が、設けられている。いずれかのＡＧＥＮ要素がオペラ
ンド・アドレスを生成するために必要なすべてアドレス
成分と共に復号器１ｅからＡＧＥＮ要求を受け取ったと
き、そのＡＧＥＮ要素は使用中となる。次の各オペラン
ドＡＧＥＮ要求は、ａｂｌｔｔｅ内の使用中でないＡＧ
ＥＮ要素を選択する。ＡＧＥＮ要素は、受け取ったアド
レス成分からオペランドの有効アドレスを生成する。

これらのアドレスは、復号器１２が要求した順序で生成
される。有効アドレスは、ＣＰＵ内のプログラム状況ワ
ード（ＰＳＷ）の状態に応じて、仮想または実論理アド
レスである。

生成された各オペランド有効アドレス（これは仮想であ
る）は、変換ルックアサイド・テーブル（ＴＬＢ）１８
を含む周知の手段によってアドレス変換される。ＴＬＢ
は、変換されたアドレス（絶対アドレス）を、ＬＬデー
タ・ディレクトリ及びキャッシュ１９と、Ｌ２デイレク
トＶ及びキャッシュ２６に提供する。

好ましい実施例では、Ｌ１キャッシュ１９はストア・ス
ルー型のキャッシュであり、Ｌ２ディレクトリ及びキャ
ッシュ２６はストア・イン型のキャッシュであると仮定
する。ただし、本発明は、あらゆるタイプのキャッシュ
構成で使用することができる。

Ｌ１ディレクトリは、フェッチ・オペランドがＬｌ、Ｌ
２、Ｌ３などの記憶装置からなる記憶階層内で遅延され
ていることを知らせるＬ１ミス信号出力２８を提供する
。

ＴＬＢ１８はまた、その変換されたアドレスを、記憶Ｈ
ｒｌへのオペランド・フェッチ要求用のオペランド・フ
ェッチ待ち行列２１、及び記憶装置へのオペランド・ス
トア要求用のオペランド・ストア待ち行列２２に提供す
る。

各フェッチ・オペランドは、フェッチされると、オペラ
ンド・フェッチ・バッファ１７内で受け取られる。実行
１！１１２３がフェッチ・オペランドを受け取り、スト
ア・オペランドを生成する。これらのストア・オペラン
ドは、−時的にオペランド・ストア・バッファ２４内に
入れられ、Ｌ２キャッジ、：Ｌ２８及びＬ３主記憶装置
２７に書き込むため、Ｌ１キャッシュ１９に転送される
。

命令フェッチ制御機構１１によってアクセスされた命令
シーケンスは、命令完了制御機構３２によって駆動され
る順序制御装置３１によって制御される。制御装置３１
は、受け取ったオン状態のＯＯＳモード信号２５によっ
て、すべての命令を概念的順序で実行するように指令さ
れたとき、ＯＯＳオ一バライド信号４０を提供する。本
発明のＯＯＳ動作が行なわれるには、信号４ｏがオフで
なければならない。

プログラム割込み制御機構３３は、命令完了制御機構３
２に接続されており、実行中の命令ストリームに関して
、たとえば、実行中のどの命令の結果をも損なわずに、
いつプログラム割込みが許されるかを決定する。

復号器１２内の命令復号器は、ストリーム中の各命令を
復号し、それに命令識別子（ＩＩＩ５）を割り当てる。

ＩＩＤ番号は、いつでもＣＰＵによって現在処理されて
いる命令に対して一義的である。

ＩＩＤ番号は、通常のカウンタ（図示せず）によって、
所与の時刻に必要なＩＩＤの一義性を得るのに十分な大
きさのモジユロ値で繰り返すラウンド・ロビン方式で生
成される。復号器１Ｂによって概念的順序で処理される
命令に対してＩＩＤが割り当てられるとき、現活動状態
のすべてのＩＩＤに対して昇順のシーケンスが得られる
。

復号器１２は、直列化命令が検出されたとき、直列化信
号をシーケンス制御装置３１に提供する。

その後、制御装置３１が、直列化命令状態信号２８を提
供する。

各オペランドは、初めにオペランド要求装置１８によっ
て、それがフェッチ・オペランドであるかそれともスト
ア・オペランドか判定される。次に、フェッチ要求信号
またはストア要求信号が装置１６によって適当な待ち行
列２１または２２に送られ、その中で各要求に対してエ
ントリが割り振られる。さらに、生成された有効アドレ
ス（ＥＡ）及び対応するＩＩＤが、待ち行列２１または
２２内の新しく割り振られたエントリに書き込まれる。

ストア要求は、たとえそのストア要求がキヤ。

シュ・データ単位の全体を生成するとしても、各ストア
要求に割り当てられる装置２４内の複数のストア・バッ
ファの１つを必要とする。このため、各ストア要求は、
実行装置２３によってフェッチ待ち行列２１及びストア
待ち行列２２にも提供される。したがって、ストア要求
によって、通常、キャッシュへの初期フェッチ要求（ス
トア間合せと呼ぶ）で、必要なデータ単位が、割り当て
られたストア・バッファ２４にコピーされる。これによ
って、エントリは、そのストア要求用のフェッチ待ち行
列とストア待ち行列の両方に割り振られる。フェッチ待
ち行列エントリ肉で、そのエントリがストア要求を表す
ことを示す特別のフラグ・ビットがオンにセットされる
。（キャッシュ記憶単位よりサイズの小さな）ストアが
、ストア・バッファ内でマージされてフェッチされたデ
ータになり、データ単位が変更される。次に、このデー
タ単位が、Ｌｌデータ・キャッシュ及びＬ２データ・キ
ャッシュに送られる。

フェッチ　ち　　の構造第４図は、各エントリＯ−Ｎをもつフェッチ待ち行列（
ＦＱ）２１を表す。第５図は、各ＦＱエントリの形式を
示す。各ＦＱエントリは、ＩＩＤフィールド、ＩＩＤ有
効ビッビット１ＥＡフィールド、ＥＡ有効ピッ）ＶＥ、
フェッチ制御部分、ストア制御部分、オペランド・スト
ア比較（Ｏ２０）制御部分、及び直列化命令制御部分を
もつ。

フェッチ制御部分は、フェッチ要求済みビット、ＯＯＳ
ビット、キャッシュ・ミス・ビット、及びデータ返送ビ
ットを含む。ストア制御部分は、ストア待ち行列フェッ
チ要求ビット、フェッチ・ノー・データ・ビット、スト
ア・バッフｙ　（ＳＢ）利用可能ビット、及びＳＢフィ
ールド内のデータを含む。ＯＳＣ制御部分は、ＯＳＣ標
識ビット、及び前ストアＩＩＤフィールドを含む。直列
化命令制御部分は、本明細書で後で説明する０Ｏ３ＤＴ
実施例で直列化命令順序外れフェッチ動作を支援する。

第５図に示したＦＱエントリは、次のフィールドをもつ
。

ＩＩＤフィールド：　このフェッチ待ち行列エントリを
生成しているフェッチ・オペランド・フィールドをもつ
命令のＩＩＤを受け取る。ＩＩＤとオペランド番号を合
わせたものが、ＩＤＦＯ（フェッチ・オペランドの識別
子）である。

オペランド番号（＃）：　　このオペランドを同じ命令
中の他のオペランドから区別する２ビツトの標識。ＩＩ
Ｄと＃フィールドを合わせたものが、ＩＤＦＯ（フェッ
チ・オペランドの識別子）となる。

ＶＩフィールド：　１なら関連するＩＩＤフィールドと
オペランド番号が有効、０なら無効であることを示す。

ＥＡフィールド：　、このフェッチ待ち行列エントリを
生成するフェッチ・オペランドに対する有効アドレスを
受け取る。ＥＡは、ＣＢ）＋　（Ｘ）＋Ｄによって生成
される。ここで、（Ｂ）と（Ｘ）は、それぞれベース−
レジスタとインデックス汎用レジスタの内容である。

ＶＥフィールＰ：　１なら関連するＥＡフィールドが有
効、０なら無効であることを示す。

フェッチ制御部分フィールドは、次のように定義される
。

フェッチ要求済み（ＦＲ）ビット：　このエントリによ
ってＬ１データ・キャッシュからデータを要求するとき
、１にセットされる。Ｏにセットされると、とのＦＱエ
ントリに対して記憶装置からデータがまだ要求されてい
ないことを示す。

ＯＯＳビツト＝　　１にセットされると、少なくとも１
つの後で発行されたフェッチ要求より前にこの要求がフ
ェッチされており、したがって順序外れであることを示
す。Ｏにセットされた場合は、とのＦＱエントリが適切
な命令順序であることを示す。

Ｌ１キャッシュ・ミス・ビット：　ＦＱエントリがＬ１
キャッシュ・ミス信号及びＯＯＳモード信号を受け取る
と、１にセットされる。Ｏにセットされた場合は、キャ
ッシュ・ミスが発生しなかったことを示す。

データ返送（ＤＲ）ビット：　このエントリによって表
される要求に対するデータをプロセッサがＬ１データ・
キャッシュから受け取ると、１にセットされる。Ｏにセ
ットされたときは、このＦＱエントリ用のデータを記憶
装置からまだ受け取っていないことを示す。

ストア制御部分フィールドは、次のように定義される。

ＳＱフェッチ要求（ＳＦＲ）：　　１にセットされた場
合、このＦＱエントリによって表されるフェッチ要求が
、このＦＱエントリ肉のＩＩＤによって定義される命令
によって発行されたストア待ち行列２２内のストア要求
に対して実行されることを示す。Ｏにセットされた場合
は、このエントリが純粋な（ストア要求を伴わない）フ
ェッチ要求を表すことを示す。

フェッチ・ノー・データ（ＦＮＤ）ビット：１にセット
された場合、ストア命令がデータ単位全体をストアして
いるので、ストア命令に対するこのフェッチ要求は、Ｅ
Ａからフェッチされるデータを必要としないことを示す
。０にセットされた場合は、ＥＡからデータ単位がフェ
ッチできることを示す。

ＳＢからのフェッチ（ＦＳＢ）ビット：　１にセットさ
れた場合、ＳＢがこのＦＱエントリによって要求される
データ単位全体を含み、ＳＢ＃フィールドがＳＢ内のそ
のデータ単位の位置を指示することを示す。０にセット
された場合は、ＳＢがこのＦＱエントリによって要求さ
れるデータ単位全体を含まず、したがってＬ１キャッシ
ュ内でそのデータ単位にアクセスしなければならないこ
とを示す。

ＳＢ番号（ＳＢＲ）フィールド：　このＦＱエントリに
よって要求されるデータ単位全体が、Ｌ１キャッシュか
らよりも迅速にフェッチできるストア・バッフｙ　（Ｓ
Ｂ）の位置を指示する。

ＯＳＣ制御部分フィールドは、次のように定義される。

Ｏ２０，ＩＤ５Ｏ：　　このフェッチ要求と同じ記憶ア
ドレスにＯＳＣ衝突をもつが、ストアはまだ行なわれて
いない、先行命令中のストア・オペランドを識別するＩ
ＩＤ及びオペランド番号を含む。

ｏｓｃ、ｖビット：　１にセットされた場合、このＦＱ
Ｅ内のＯ２０，ＩＤ５Ｏフィールドが、現在未完了の先
行命令の衝突するストア・オペランドの有効なＩＩＤ及
びオペランド番号を含むことを示す。０にセットされた
場合は、Ｏ２０，ＩＤ５Ｏフィールドの内容が有効でな
いことを示す。

直列化命令制御部分フィールド（ＯＯＳＤＴ実施例で使
用される）は、次のように定義される。

Ｓｌ：　１にセットされた場合は、そのＦＱＥが直列化
命令のフェッチ・オペランドを表すことを示す。０にセ
ットされた場合は、そのＦＱＥが直列化命令のフェッチ
・オペランドを表さないことを示す。Ｓｌは、直列化命
令に対するオーバラップしたＯＯＳフェッチを可能にす
るために使用される。

Ｓ２：　１にセットされた場合は、そのＦＱＥが未完了
の直列化命令の後に続く命令のフェッチ・オペランドを
表すことを示す。０にセットされた場合は、そのＦＱＥ
が未完了の直列化命令の後に続くフェッチ・オペランド
を表さないことを示す。

Ｓ２は、直列化命令の後続のオペランドとオーバラップ
したＯＯＳフェッチを可能にするために使用される。

ストア　ち　　の　　　　び第８図は、ストア待ち行列（ＳＱ）２２及びストア・バ
ッファ（ＳＢ）２４の構造を表す。ＳＱは、各エントリ
０−Ｋをもつ。各ＳＱエントリは、５Ｂ２４内の１つの
可変長データ単位を表す。ＳＢ内のデータ単位は、１ワ
ードから４ワードまでの可変長である。ストア・エント
リは、ストア命令実行のＩＩＤの順序でストア待ち行列
内に作成され、その順序で処理される。すなわち、スト
ア要求は、この実施例ではＦＱ内のフェッチ要求エント
リと同様に順序外れでは処理されない。

第７図は、各ストア待ち行列エントリの形式を示す。こ
れは、Ｉ　ＩＤ、ＥＡ１制御フィールドＶ■とｖＥ、及
びストア制御部分をもつ。

各ＳＱエントリは、次のフィールドをもつ。

ＩＩＤフィールド：　このＳＱ二ノントリ生成している
ストア・オペランド・フィールドをもつ命令のＩＩＤを
受け取る。ＩＩＤとオペランド番号を合わせたものが、
ＩＤ５Ｏ（ストア・オペランドの識別子）である。

オペランド番号（＃）：　　このオペランドを同じ命令
内の他のオペランドから区別する２ビツトの標識。

ＶＩフィールド：　１なら関連するＩＩＤフィールドと
オペランド番号が有効、Ｏなら無効であることを示す。

ＥＡフィールド：　このストア待ち行列エントリを生成
するストア・オペランドに対する有効アドレスを受け取
る。ＥＡは、（Ｂ）＋　（Ｘ）＋Ｄによって生成される
。ここで、（Ｂ）と（Ｘ）は、それぞれベース・レジス
タとインデックス汎用レジスタの内容である。

ＶＥフィールド：　１なら関連するＥＡフィールドが有
効、０なら無効であることを示す。

ストア制御部分フィールドは、次のフィールドを含む。

ＳＢポインタ・フィールド：　このＳＢエントリによっ
て表されるデータ単位のＳＢ内の位置を含む。

データ単位長フィールド：　このエントリによって表さ
れるＳＢ内の対応するデータ単位のデータ・ワードで表
した長さを含む。

マージ・マスク・フィールド：　ストア・バッファ内の
このエントリによって表されるデータ単位内の対応する
バイトを表す各ビットからなるバイト・フィールド。マ
スク内の任意のビットが１にセットされると、データ単
位内のその当該のバイト位置に、マージされたワードが
ストアされることを示す。マスク・フィールド内のすべ
てのビットが値１にセットされると、データ単位の全体
が実行装置によってストアされる。したがって、ストア
・マージ動作を行なう必要がない。

データ・ストア未完了ビット：　１にセットされると、
このＳＢエントリによって表されるストア動作がまだ完
了していす、データ単位にアクセスできないことを示す
。このＳＢエントリによって表されるストア動作が完了
すると、Ｏにセットされる。

ＦＱＱ位位置指定ビット：　１にセットされた場合は、
ＦＱエントリによって要求されているデータ単位が、そ
の実行が完了したときこのＳＢデータ単位内で完全に見
つかる。

８Ｂフエツチ・返送（ＦＳＢＲ）ビット：　ＦＳＢＲが
１にセットされると、このＳＢデータ単位の全部または
一部分が、ＦＱエントリによるフェッチ要求に応答して
フェッチされる。

ストア待ち行列内のＳＱエントリは、ストア動作がスト
ア・バッファ内で成功裡に完了し、Ｌ１キャッシュとＬ
２キャッシュにコピーされたことを示すストア完了肯定
応答信号を、Ｌ１キャッシュ及びＬ２キャッシュから受
け取ったとき、割振りを解除される。

ＣＰＵ内でのＯＯＳフェッチ処理：オペランド・フェッチ要求は、システム主記憶装置（メ
モリ）からの少なくとも１つのデータ・フェッチを必要
とする命令によってのみ行なわれる。各オペランド・フ
ェッチ要求によって、フェッチ待ち行列（ＦＱ）内でエ
ントリが作成される。

したがって、メモリからオペランドをフェッチしない命
令（たとえば、レジスタ間命令）は、ＦＱ内のエントリ
を表さない。

ストア・オペランドをもつ命令は、通常、ストアすべき
データ単位を得るためにフェッチ動作を必要とし、した
がって、フェッチ待ち行列を使用する。ＦＱは、各位置
０−ＮにＮ＋１個のエントリをもつ。したがって、ＦＱ
内の位置の割振りの順序は０からＮまで進み、エントリ
が再使用されるとき、循環して０に戻る。

命令が復号されている間、各オペランド・フェッチ要求
（ストア・オペランドに対する各フェッチ要求を含む）
に対するエントリがＦＱ内に入れられる。復号処理は、
メモリ内のアクセスされる各オペランド要求の有効アド
レス（ＥＡ）を決定するアドレス生成手段と、パイプラ
イン中でつながっている。各メモリ・フェッチに対して
生成されたＥＡは、ＦＱ内のオペランドに対して割り振
られたエントリに書き込まれる。

本発明は、次に処理すべきエントリを決定する処理でＦ
Ｑ及びＳＱを探索することを含む。理論的には、この探
索は、待ち行列内のエントリ全部について順次行なうこ
とができるが、すべての待ち行列エントリに対して同時
に並列に行なうことが好ましい。なぜなら、待ち行列内
のすべてのエントリの並列探索は、待ち行列の順次探索
よりずっと高速で行なうことができ、探索の速度はシス
テムの性能にとって最重要だからである。したがって、
本発明の好ましい実施例では、組合せ論理回路として一
般に知られる並列論理ハードウェアを使って並列動作を
得るが、これは順次動作として説明する方がわかりやす
い。第１２図ないし第１６図は、このような並列動作を
得るための組・合せ論理回路を含む。

フェッチ待ち行列動作：第４図は、異なるレジスタに含まれる４つのポインタに
よって制御されるハードウェア・アレイとしてのＦＱを
示す、それらのレジスタは、割振りポインタ・レジスタ
（ＡＰＲ）　、順序が次のフェッチ・ポインタ・レジス
タ（Ｎ　Ｉ　ＰＲ）　、実際に次のフェッチ・ポインタ
・レジスタ（ＮＡＰＲ）、及び待ち行列解除ポインタ・
レジスタ（ＤＱＰＲ）である。

本発明では、ＡＰＲ，ＮＩ　ＰＲ，ＮＡＰＲｌ及びＤＱ
ＰＲ中のポインタ値を使って、メモリ参照命令の実行を
制御する。ＡＰＲ，ＮＩＰＲｌＮＡＰＲ，及びＤＱＰＲ
の内容は、当初、それぞれ、ＦＱ内の位置Ｏにある最初
のエントリを指すようにセットされる。

第４図に示したＮＵＰＲ（次の未フェッチ・ポインタ・
レジスタ）は、後述する０Ｏ８ＤＴ実施例で使用される
。

ＡＰＲ（割振りポインタ・レジスタ）動作：ＡＰＲポイ
ンタは、次に割り振られるＦＱエントリを選択する。Ｃ
ＰＵの復号器は、次の命令がＣＰＵ内で復号され始める
とき、次のＩＩＤ値を次の命令に割り当て、割り当てら
れたＩＩＤ及びその有効信号ＶＩ＝１を、選択された現
ＡＰＲエントリのＩＩＤ及びＶＩフィールドに書き込む
。

このエントリは、次に割り振られるＡＰＲエントリであ
る。ＶＩ信号は、このＡＰＲを次のポインタ値に増分し
、復号器は、その命令が必要とする各フェッチ要求に対
してＦＱエントリが割り振られるまで、その命令に対す
る次のフェッチ要求に対するエントリを書き込む。ＩＩ
ＤがＦＱに入る順序は、非メモリ・アクセス命令のＩＩ
Ｄをスキップするので、ＡＰＲに提供されるＩＩＤシー
ケンスは、順序が隣のＩＩＤに対するものである必要は
ない。ＡＰＲポインタは、復号された現命令の各フェッ
チ要求ごとに１回ずつ増分された後、ＡＰＲ動作のため
に次に使用されるＦＱ内の未開振りのエントリを指すよ
うになる。

ＡＰＲによって割り振られた最後のエントリのＩＩＤは
、必ず、他のＦＱレジスタＮＡＰＲ１ＮＩＰＲ，及びＤ
ＱＰＲが指すエントリのＩＩＤより新しい。

第１４図は、ＡＰＲのためのハードウェア論理回路を示
す。ＡＮＤゲートは、次に割り振られるＦＱエントリへ
のＡＰＲカウンタの増分を制御する。このＡＮＤゲート
は通常の２進カウンタ回路でよい。ＡＮＤゲートが受け
取る信号は、メモリ・オペランド命令が復号されている
間活動状態となるメモリ・オペランド信号、現ＦＱエン
トリへのＩＩＤの書き込みを示す復号器ＶＩ信号、及び
現エントリ内の非ＶＩ信号である。現エントリ内のＶＩ
信号はインバータを介してＡＮＤゲートに提供される。

したがって、後者の信号は、最初、オフ状態にあり（こ
のときＶＩは、まだエントリに書き込まれていない）、
ＶＩ信号が現エントリに書き込まれ次第ＡＮＤゲートは
ディスエーブルされ、ＡＰＲカウンタへの増分信号を終
了する。このとき、ＡＰＲカウンタは、次に割り振られ
るＦＱエントリを指すようになる。

ＡＰＲ動作によって単一マシン・サイクルで１つの命令
について１つまたは複数のＦＱエントリが割り振られる
ことがある。各エントリ割振りは、次の表現によって記
述できる。

Ｉｆ　　現ＦＱ　（ＡＰＲ）、ＶＩ＝０か’）ＤＥＣＯ
ＤＥＲＶＩ　　５ＩＧＮＡＬ＝かつＭＥＭＯＲＹ　　０
ＰＥＲＡＮＤ　　５ＩＧＮＡＬ＝１、Ｔｈｅｎｓ現ＦＱ　（ＡＰＲ）、ＶＩを１にセットする
、ＦＱ　（ＡＰＲ）、Ｉ　ＩＤを現ＤＥＣＯＤＥＲＩＩＤ
にセットする、次のＡＰＲポインタを現ＡＰＲポインタ＋１（循環式）
にセットする、Ｅｎｄ。

ＡＧＥＮ動作及びＯＳＣ動作：各メモリ・オペランドの有効アドレス（ＥＡ）のアドレ
ス生成（ＡＧＥＮ）は、命令復号処理で記憶ｖｔｌｌ！
オベラシドを検出し、かつＡＧＥＮ回路が利用可能とな
り次第、開始される。この復号処°理で、割り当てられ
たＡＧＥＮ回路に、記憶装置オペランドのＢ値とＸ値と
Ｄ値、ＩＩＤ、及びオペランド番号が提供される。必要
とされるＢ値またはＸ値がまだ入手できない場合、すべ
てのアドレス成分が入手可能になるまでＡＧＥＮ処理は
遅延される。あるオペランドに対するＡＧＥＮ処理が完
了すると、生成されたＥＡに対して記憶されたものに等
しいＩＩＤ及びオペランド番号を含むＦＱエントリを求
めてＦＱが探索される。見つかったＦＱエントリにＥＡ
が書き込まれ、■Ｅビットが状態１にセットされて、そ
のＥＡフィールドが有効であることを示す。

ＡＧＥＮ動作のための有効アドレスが生成され次第、未
完了の前のストア要求との衝突が存在するか否か判定す
るために、生成されたＥＡに対するストア待ち行列（Ｓ
Ｑ）内でオペランド・ストア比較（Ｏ２０）処理が実行
される。このＯＳＣ判定では、生成されたＥＡを、より
古いＩＩＤをもつすべての有効ＳＱエントリ内のＥＡと
比較する。このＯＳＣ探索は、ＣＰＵの性能上の理由か
う、スべてのＳＱエントリについて同時に並列に実行す
ることが好ましい。

ＯＳＣ動作で、生成されたＥＡがより古いＩＩＤをもつ
すべてのＳＱエントリ内の有効ＥＡに等しくないことが
判明した場合、生成されたＥＡを受け取るＦＱエントリ
肉のＶ（Ｏ２０）ビットが０にセットされて、フェッチ
されたデータがＯＳＣ衝突を有しないことを示す。しｂ
し、より古いＩＩＤをもついずれかのＳＱエントリ内の
ＥＡが生成されたＥＡに等しい場合は、衝突が検出され
、ＦＱエントリのＶ（Ｏ２０）ビットが１にセットされ
、そのＯ２０ＩＩＤフィールドが、ＯＳＣ衝突するＳＱ
エントリ内で見つかったＩＩＤにセットされる。衝突は
、同じサイズのデータ単位とのオーバラップであること
もあれば、ストア・バッファ（Ｓ　Ｂ）内の可変長デー
タ単位とのオーバラップであることもある。したがって
、ＦＱエントリ内のＯＳＣ部分は、それ以降、そのエン
トリで表されるフェッチ要求が、前のストア・オペラン
ドからの要求されたデータの変更を待っているかどろか
を示す。

ＮＡＰＲ（実際に次のポインタ・レジスタ）動作：Ｌ１
キャッジ−要求（図示せず）の待ち行列内で現ＮＡＰＲ
で選択されたＦＱエントリによってフェッチ要求が行な
われ次第、ＮＡＰＲポインタは別のＦＱエントリを指す
ように変更される。次のＮＡＰＲポインタは、データ・
フェッチのためにメモリ要求（たとえば、Ｌｌキャッシ
ュ要求）を必要としている最も古い準備のできたＦＱエ
ントリを選択する。ＮＡＰＲが別のＦＱエントリを指す
ように変更されると、そのエントリはＬ１キャッシュに
対するフェッチ要求を行なうために使用され、以下同様
である。

ＮＡＰＲの内容は、ＮＩＰＲの内容に等しくセットされ
、最初はＮＡＰＲとＮＩＰＲは共にＦＱエントリ０を指
す。ＮＡＰＲとＮＩＰＲの両者が同じＦＱエントリを指
しながら一緒に移動する限り、フェッチ・オペランドは
概念的順序で要求される。

フェッチ要求が順序外れになると、ＮＡＰＲとＮＩＰＲ
は異なるエントリを指すようになる。

このように、フェッチ要求（ＰＲ）がなされ次第、ＮＡ
ＰＲの設定は、まだ要求されたメモリ・フェッチをもた
ず、有効ＥＡをもち、ＯＳＣ衝突をもたない別のＦＱエ
ントリを指すように変更される。複数のＦＱエントリが
これらの条件に合致する場合は、これらの条件に合致す
る最も古いＦＱエントリが選択される。すなわち、この
ようなグループ中の最も古いＦＱエントリが、（循環す
る場合はその調整済みの）最低のＩＩＤ値をもつＦＱエ
ントリになる。

ＮＡＰＲ動作は、第１２図に示す並列組合せ論理回路２
内で°単一マシン・サイクルで行なうことが好ましい。

これは、次の表現によって記述できる。

ＶＥ＝Ｉ　　ＡＮＤ　　ＦＲ＝０を含み、ＦＳＢ＆　　
Ｏ２０が共にＯまたは共に１である、すべてのＦＱエン
トリを検出する、ＮＡＰＲを検出された最も古いＦＱエンドηの位置にセ
ットする、このＮＡＰＲＦＱエントリに対してＬ１フェッチ要求を
行なう、とのＦＱエントリ内のＦＲビットを１にセットする、Ｅ　ｎ　ｄ　＊第１３図で、並列組合せ回路２は、複数のＡＮＤ回路の
並列出力を、ＦＱハードウェア内の各ＦＱエントリごと
に１つずつ受け取る。各ＡＮＤ回路は、それぞれ、その
対応するＦＱエントリ内のＶＥ、Ｖ　（Ｏ２０）　、及
ＣＦＦＲ１’ｙ）の状態を受け取る。これらのＡＮＤ回
路の１つは、別のＦＱエントリがその状態をとのＦＱエ
ントリ位置が次のＮＡＰＲ値になるかを示すように（Ｖ
Ｅ＝１及びＶ　（Ｏ２０）＝Ｏ及びＦＲ＝１＆ｌ：）変
更した後ただちに、回路２内でヒツトを得る。

したがって、ＮＡＰＲは、ＦＲ＝１（そのエントリに対
するメモリ要求が以前に行なわれたことを示す）を含む
、またはＶ　（Ｏ２０）＝　１かつＦＳＢ＝Ｏ（そのＦ
Ｑエントリに対するＯＳＣ衝突が未解決であることを示
す）を含む、とのＦＱエントリをも指さない。すなわち
、このようなＦＱエントリはまだ、メモリにそれらのデ
ータを要求する状態にない。

ＮＩＰＲ（順序が次のポインタ・レジスタ）動作：ＮＩ
ＰＲポインタは、ＦＱエントリの概念的順序を、実行プ
ログラムの命令ストリーム内での命令の順序で選択する
ように増分される。これを行なうために、ＮＩＰＲポイ
ンタは、そのフェッチ要求済み（ＦＲ）ビットがまだ状
態Ｏにリセットされている最も古いＦＱエントリを選択
する。すなわち、ＮＩＰＲエントリより古いどの有効Ｆ
ＱエントリについてもＦＲ＝１である。ＮＩＰＲが指す
エントリは、有効ＥＡをもつ必要はない、すなわちＶＥ
＝０またはＶＥ＝１である。

ＮＩＰＲは、現ＮＩＰＲエントリがフェッチ要求をする
とき、すなわちそのＦＲビットをＯから１に変更したと
き、ＦＲ＝Ｏの次のＦＱエントリに順次増分される。Ｎ
ＩＰＲ値は、ＦＲ＝Ｏのエントリに達するまで、ＦＲ＝
１をもつ後続の各ＦＱエントリへと次々に増分され続け
る。すなわち、ＮＩＰＲは、単一のＮＩＰＲ動作で任意
の数のＦＱエントリへと増分することができる。１マシ
ン・サイクルで、ＮＩＰＲポインタ値は、複数のＦＱエ
ントリずつＦＱを順次上方に（循環を含み）移動させて
、ＮＡＰＲ動作によって以前にＦＲ＝　１状態にセット
された１つまたは複数のエントリを通過することができ
る。

第１２図は、Ｎ＋１個のＦＱエントリすべてから反転Ｆ
Ｒビットの並列出力を受け取る並列組合せ回路１を含ん
でいる。組合せ回路１は、現ＮＩＰＲ値を受け取り、次
のＮＩＰＲ値を出力する。

ＮＩＰＲ動作は、次の表現で記述される。

現ＦＱ　（ＮＩＰＲ）、ＦＲ＝１のとき次のＮＩＰＲポ
インタを現ＮＩＰＲポインタ＋１へと（循環を含み）セ
ットし続ける、次のＦＱ　（ＮＩＰＲ）、ＦＲ＝Ｏのと
き終了する。

したがって、ＮＩＰＲは、ＮＡＰＲ動作の結果、その選
択された現ＦＱエントリＦＲビットが状態１に変更され
て、前記ＦＱエントリに対するフェッチ要求を示すよう
になったときだけ、増分される。

しかし、ＮＡＰＲは、その条件を満たすどのエントリに
も変わることができる。これは、ＮＩＰＲがフェッチ要
求をもたない最も古いエントリを指しているときに生ず
ることができる。そのとき、ＮＡＰＲは、最も新しい順
序外れフェッチ要求を指すよつになる。

ＮＩＰＲは、ＦＱを上下いずれかの方向に移動しなから
ＦＱエントリをスキップできるＮＡＰＲとは違って、循
環を含みＦＱエントリ位置の増加方向にのみ変化する。

したがって、ＮＩＰＲ値は、ＮＡＰＲ値より大きくはな
れない。

ＤＱＰＲ（待ち行列解除ポインタ・レジスタ）動作：第４図で、フェッチを完了したＦＱエントリに対して待
ち行列解除動作が実行される。ＤＱＰＲは、次に待ち行
列から外し、新しいＦＱエントリとして割り振るために
ＡＰＲが利用できるようにすべきＦＱエントリを選択す
る。したがって、ＡＰＲポインタは、循環について調整
されたＦＱエントリの増加方向でＤＱＰＲポインタに等
しくなることはできるが、それより大きくなることはで
きない。

ＤＱＰＲは、キャッシュから、またはキャッシュ・バイ
パスを介してメモリからデータを返されていない最も古
いＦＱエントリにセットされる。

データ返送は、エントリのデータ返送（ＤＲ）ビットを
状態１にセットすることにより指示される。

第１・４図は、ＤＱＰＲ動作を得るための回路を示す、
この回路は、並列組合せ回路４を含む。組合せ回路４は
、現ＤＱＰＲ値及びＮ＋１個のＦＱエントリすべてのＤ
Ｒビットの並列出力を受け取る。組合せ回路４のＤＱＰ
Ｒ（次）出力は、次に待ち行列から外すべきＦＱエント
リを選択する。

もう１つの出力は、ＤＱＰＲ（現）エントリのフィール
ド及びフラグ・ビットをすべてオフ状態に有効にリセッ
トすることを含めて、ＤＱＰＲ（現）エントリを初期設
定する。第１４図のＤＱＰＲ並列動作は、次の表現によ
って記述されるように単一マシン・サイクルで完全に実
行される。

次の各ＦＱ　（ＤＱＰＲ）、ＤＲ＝１を検出するすべて
の有効ビットをＯにセットすることにより、ＦＱ　（Ｄ
ＱＰＲ）エントリを無効にするＦＱ　（ＤＱＰＲ）、Ｄ
Ｒ＝１でないときは終了し、ＦＱ　（ＤＱＰＲ）は最も
古いＦＱ　（ＤＱＰＲ）ＤＲ＝Ｏを指す。

複数のＦＱエントリでＤＲビットがオンの場合、複数の
ＦＱエントリが単一サイクルで待ち行列から外されるこ
とがある。

ＯＯＳ　（順序外れ）検出ＦＱエントリ内のＯＯＳビットは、状態Ｏにセットされ
ると、そのフェッチ要求が順序通りであることを示すが
、状態１にセットされると、そのフェッチ要求が概念的
順序外れであることを示す。

第１２図は、比較機構３がＮＩＰＲ及びＮＡＰＲの内容
を受け取る、好ましい実施例のＯＯＳ検出処理を表す。

ＮＡＰＲポインタが（循環について調整された）ＮＩＰ
Ｒポインタより大きくなると、ＯＯＳ検出が行なわれる
。このＯＯＳ検出は、ＮＡＰＲがｒｏｏｓフェッチ」要
求を指していることを指示する。というのは、ＮＡＰＲ
が指すエントリは、概念的順序で（ＮＩＰＲポインタで
）要求される場合よりも早くキャッシュからそのデータ
を要求しているからである。現ＮＩＰＲエントリはまだ
データを要求していないが、０Ｏ８ＮＡＰＲエントリは
データをすでに要求済みである。

したがって、ＮＡＰＲが新しいポインタ値を受け取るご
とに、ＮＩＰＲとＮＡＰＲの比較が行なわれる。ＮＡＰ
ＲがＮＩＰＲより大きい場合、ＮＡＰＲが指すエントリ
でＯＯＳフラグ・ビットが１にセットされて、そのビッ
トが順序外れ要求を表すことを示し、ＦＱ　（ＮＡＰＲ
）、０Ｏ８＝　１信号を線８１上に送る。ＮＡＰＲがＮ
ＩＰＲに等しいときは、ＯＯＳフラグ・ビットがＯにセ
ットされて、そのビットが順序通りの要求を表すことを
示す。ＮＡＰＲの動作によって、ＮＡＰＲがＮＩＰＲポ
インタより小さくなることはない。ＮＡＰＲポインタが
ＮＩＰＲポインタより小さい場合には、エラー状態が存
在する。

データ・フェッチ動作：ＩＩＤ及びオペランド番号（ＩＤＦＯ）は、記憶装置内
でデータがアクセスされているときにそのデータとの関
連を維持するタグであり、したがって返されたデータと
ともに実行装置に返送することができる。

ＦＱとＬｌ及びＬ２キャッシュとの間で交信される信号
としては、ＦＱからＬ１キャッシ二へのフェッチ要求信
号及びキャッシュ応答がある。それらの信号線には、フ
ェッチ要求済み（ＦＲ）信号線、ミス信号線、ＩＩＤ及
びＬ１フェッチを要求するためのオペランド番号信号線
などＦＱエントリ信号用の電気線が含まれる。応答線に
は、データ返送（ＤＲ）信号線、ＩＩＤ及びオペランド
番号信号線、ＥＡ線、キャッシュ・ミス信号線などの電
気線が含まれる。キャッシュからデータ返送信号を関連
するオペランド識別子とともに受け取ると、ＣＰＵの実
行装置に送られたキャッシュ・データと同じＥＡ及びＩ
ＩＤをもつＦＱエントリ内のＤＲビットが、オンにセッ
トされて状態１になる。

ストア要求のためのフェッチ要求はとんどのデータ・ストア要求は、フェッチされたデー
タ単位内でストア動作が実行できるように、予備データ
・フェッチを行なう。各ＦＱエントリ内の「ストア制御
」フィールドは、ストア要求に関連するフェッチ制御ビ
ットのサブセットをもつ、ｒｓＱフェッチ要求」ビット
が状態１にセットされると、ストア要求に対するＦＱエ
ントリがＳＱ内で作成されたことを示す。「ＳＱフェッ
チ要求」ビットは、このＦＱエントリがストア要求に対
して作成されなかった場合、状態Ｏにセットされる。

しかし、ストア要求が全データ単位をストアするための
ものであるときには、予備データは必要でない。このデ
ータ不要状態は、「フェッチ・ノー・データ」ビットが
状態１にセットされることによって示される。

すなわち、ストア要求のためにフェッチされたデータが
必要となるのは、全データ単位より少ないデータ単位が
ストアされる場合だけである。次に、ストアされたデー
タは、以前にフェッチされたデータ単位に、データ単位
内の「マージ・マスク」フィールド内の１ビツトによっ
て示されるバイトまたはワード位置でマージされる。「
マージ・マスク」フィールドがＯビットのときは、デー
タ単位内の位置が不変であることを示す。「マージ・マ
スク」フィールドは、対応する（同じＥＡ、ＩＩＤ、及
びオペランド番号をもつ）ＳＱエントリ内にある。

この実施例では、Ｌ１キャッシュからフェッチされたデ
ータ単位は、割り当てられたＳＢ位置に入れられ、各Ｓ
Ｑエントリに割り当てられたストア・バッファ（ＳＢ）
位置でストア・マージ動作が実行される。

「フェッチ・ノー・データ」ビットは、対応するＳＱエ
ントリ内の「マージ・マスク」フィールドのすべてのマ
スク・ビットがオンにセットされて状態１になったとき
、状態１にセットされる（ＳＢ内のデータ単位全体が実
行装置によって提供され、したがってデータ単位のＳＢ
への予備フェッチ、及びデータ・マージの必要がないこ
とを示す）。

「ＳＢ内データ・フィールド」は、このＦＱエントリに
よって表される要求されたデータ単位全体が後のフェッ
チ要求によってＬ１キャッシュからよりも高速でフェッ
チできる、ストア・バッファ（ＳＢ）内の任意の位置を
含む。

ｒＳＢ使用可能ビット」が１にセットされた場合、その
ＳＢがこのＦＱエントリによって要求されたデータ単位
全体を含むことを示し、このときｒＳＢＳＢ内タ」フィ
ールドはＳＢ内でのそのデータ単位の位置を示す。０に
セットされた場合、そのＳＢはこのＦＱエントリによっ
て表されるデータ単位全体を含まず、したがってそのデ
ータ単位にはＬ１キャッシュ内でアクセスしなければな
らない。

多重プロセッサ（ＭＰ）内でのＯＯＳ処理：コンピュー
タ・アーキテクチャは、ＭＰ内の任意のＣＰＵによって
順序外れ（ＯＯＳ）オペランド・フェッチによってプロ
グラム実行の結果が変化しないことを要求する。しかし
、ｏｏｓオペランド・フェッチは、ＭＰシステムにおけ
るこのアーキテクチャ要件に違反することがある。本発
明は、ＯＯＳオペランド・フェッチによってプログラム
結果が変化するのを防止するので、ｏｏｓフェッチ条件
の下でもアーキテクチャ要件が満たされる。

ＭＰ内であるＣＰＵが別のＣＰＵによって変更されてい
るデータに対する。ｏｓフェッチ要求を行ない、その際
にそのＯｏｓフェッチによって、同じフェッチが順序通
りである場合に他方のｃＰＵから得られるはずのデータ
とは異なるデータが他方のＣＰＵから得られる場合に、
ｏｏｓ問題が発生する。

ＭＰ内でいずれかのＣＰＵによってデータが変更された
とき、相互無効化（Ｘり信号が他のすべてのＣＰＵに送
られる。ＯＯＳフェッチ間層は、要求側ＣＰＵがフェッ
チ要求を順序外れで処理している間に、データが遠隔Ｃ
ＰＵによって変更された場合に発生する。あるＣＰＵが
１つのフェッチ要求を順序外れで処理する期間を、本明
細書では「ＯＯＳフェッチ−ウィンドウ」と呼ぶ。これ
は、ＯＯＳフェッチ・アーキテクチャ違反が発生する危
険のある期間である。

このＯＯＳ問題は、第１８Ａ図ないし第１８Ｅ図を使っ
て説明することができる。これらの図は、時間サイクル
１−８の間のフェッチ動作及びストア動作を示したもの
である。記号Ｆはフェッチを表し、Ｓはストアを表し、
（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）ＣＦ）はシステム記憶
装置内の異なるアドレス位置を表す。すなわち、Ｆ　（
Ａ）は記憶位置Ａからのデータのフェッチを表す。また
５（Ｅ）は位置Ｅへのデータのストアを意味する。

第１８Ａ図は、ＭＰ内のＣＰＵＩによる順序通りのフェ
ッチを示す。そのオペランド・データ・フェッチは、６
つの時間サイクル中にＦ　（Ａ）、Ｆ　（Ｂ）、Ｆ　（
Ｃ）、Ｆ　（Ｄ）、Ｆ　（Ｅ）、Ｆ（Ｆ）として概念的
順序を与えられる。第１８Ｂ図は、サイクル４中のＣＰ
Ｕ２による位置ＥへのストアＳ　（Ｅ）を示す。

第１８Ａ図の順序通りのフェッチで動作しているＣＰＵ
Ｉは、サイクル５で位置（Ｅ）のデータに対するフェッ
チＦ　（Ｅ）をもち、このフェッチはＸＩヒツトで、前
のサイクル４でＣＰＵ２によってストアされたデータＳ
　（Ｅ）をフェッチする。

この例では、ＣＰＵＩのＦ　（Ｅ）は、ＣＰＵ２からデ
ータＳ　（Ｅ）を得るが、ＯＯＳフェッチがないため、
そのデータはとのＯＯＳフェッチの影響も受けない。

第１８Ａ図及び第１８Ｂ図に関係して第１８Ｃ図にＯＯ
Ｓ問題が表されている。第１８Ｃ図は、それぞれサイク
ル２ないし５でのＣＰＵＩによるＯＯＳフェッチＦ　（
Ｅ）　、Ｆ　（Ｂ）　、Ｆ、（Ｃ）、Ｆ　（Ｄ）を示し
、ＣＰＵ１はサイクル１及び６で順序通りのフェッチＦ
　（Ａ）及びＦ　（Ｆ）を行なう、すなわち、ＯＯＳフ
エツチＦ　（Ｅ）は、第１８Ａ図の順序通りのフェッチ
Ｆ　（Ｅ）より早く、サイクル２で位置Ｅに対して実行
される。早目フェッチＦ　（Ｅ）は、サイクル４でデー
タが変更される前に、位置Ｅのデータを得る。すなわち
、第１８Ｃ図のＣＰＵＩ　　ＯＯＳフエツチＦ　（Ｅ）
では未変更データＦ　（Ｅ）を得たが、第１８Ａ図の順
序通りに行なわれた同じＣＰＵＩフェッチＦ（Ｅ）では
変更済みのデータＳ　（Ｅ）を得た。

第１８Ｃ図は、Ｆ　（Ｅ）に対するｒｏｏｓフェッチ・
ウィンドウ」を示す。これはＭＰ内のＯＯＳフエツチ・
データの保全性が損なわれる恐れのある期間であり、こ
の期間中は、要求側ＣＰＵは順序通りにフェッチしたな
ら変更されたはずのデータを得ることができない、この
ウィンドウの終りは、サイクル５の終り、すなわちＦ　
（Ｅ）が第１８Ａ図でその概念的順序で行なわれるとき
である。

したがって、Ｆ　（Ｅ）に対するこのＯＯＳフェッチ露
出ウィンドウは、第１８Ｃ図のサイクル２−５の間だけ
存在する。

第１８Ｄ図は、ＣＰＵ１におけるＦ　（Ｅ）に対するＯ
ＯＳフェッチ・ウィンドウが終了した後、サイクル６で
ＣＰＵ２によってストアされたデータ５（Ｅ）を示す。

この場合はＯＯＳ露出はない。

他方、第１８Ｅ図は、ウィンドウより前のサイクル１で
実行されるストアＳ　（Ｅ）を示す。したがって、第１
８Ｃ図のサイクル２でＯＯＳフェッチされたデータＦ　
（Ｅ）も、第１８Ｅ図のサイクル１でＣＰＵにストアさ
れたデータＳ　（Ｅ）の影響を受けない。これは、アー
キテクチャ上杵されることである。

本発明によって提供されるＯＯＳフェッチ問題の解決方
法は、ＭＰ内でＯＯＳフェッチを要求しているＣＰＨに
、フェッチ要求のＯＯＳフェッチ・ウィンドウ中に他の
ＣＰＵによって記憶装置内でフェッチされているデータ
単位に対してストア要求が発生したことを知らせるもの
である。こうして、フェッチ要求しているＣＰＵは、Ｏ
ＯＳフェッチの場合に間違ったデータを得ることを避け
ることができる。

本発明は、ＯＯＳフェッチに伴うＭＰ問題を回避するた
めの複数の実施例を提供する。これらの興なる解決方法
は、異なる動作特性を有し、異なるシステム効率をもた
らす。一般に、これらの解決方法は、ハードウェアの単
純性及びコストと動作効率のどちらか一方を重視するも
のである。

これらの実施例はそれぞれ、ＭＰ内の各ＣＰＵのＬ１キ
ャッシュ・ディレクトリに関連するハードウェア・テー
ブル・ルックアップ手段を提供する。したがって、本発
明のＯＯＳフェッチ状態は、Ｌ１キャッシュの通常のＸ
Ｉ探索の一部分として探索することができる。

第９図及び第１１図は、２つの異なるＸＩ　　ＯＯＳ実
施例で使用される異なるタイプのＯＯＳフェッチ指示フ
ィールドを示す。これらのＯＯＳフェッチ指示フィール
ドは、その有効アドレス（ＥＡ）を使って選択される、
他の点では従来通りのＬ１キャッシュ・ディレクトリ・
エントリに追加される。最初に記述した実施例では、第
８図に示したＯＯＳフエツチ指示フィールドを使用し、
第２のＸＩ　　ＯＯＳ実施例では、第１０図のより精密
なＸＩ　　ＯＯＳフィールドを使用する。

専用Ｌ１キャッシュ・ディレクトリに対する各ＦＱ要求
は、Ｌ１ディレクトリ内の合同クラス（セット連想式エ
ントリの行）の位置を示すＥＡをＦＱエントリ内で提供
する。アドレスされた行内の複数のＬ１ディレクトリ・
エントリの１つが、各フェッチ要求に割り当てられ、そ
のエントリの内容は、キャッシュ・ディレクトリ・エン
トリを生成する通常の方法で生成される。

さらに各実施例で、要求側ＦＱエントリ内のＯＯＳビッ
ト＝１（オンにセット）のキャッシュ・エントリに対し
てフェッチ要求が行なわれたとき、キャッシュ・エント
リＯＯＳ指示フィールドがオンにセットされる。ＯＯＳ
ビットは、そのＯＯＳフェッチ要求に対するＯＯＳフェ
ッチ・ウィンドウの開始前及び終了後にそれぞれオン及
びオフにセットされる。第２の実施例の方が、ＬＩ　　
Ｘ１ＯＯＳフィールドをＯＯＳフェッチ・ウィンドウ中
終す近くでリセットすることができ、潜在的に命令再試
行がより少なくなり、ＣＰＵ実行効率が向上するので、
より好ましい。

万一、ＯＯＳフィールドがオフに（非ＯＯＳ状態を表す
状態０に）セットされたＬ１キャッシュ・エントリに対
してＸＩヒツトが発生した場合、そのエントリはＸＩヒ
ツトに対する通常の規則によって処理され、関連データ
のＯＯＳ状態は考慮されない。

しかし、ＯＯＳフィールドが有効な（状態１にセットさ
れた）Ｌｌキャッシュ・エントリに対してＸ！ヒツトが
発生した場合は、そのエントリは、本発明の規則にした
がって処理され、少なくともＯＯＳフエツチ・オペラン
ド・データを要求する命令の再試行が必要となる。

上記の両実施例では、各Ｌ１キャッシュはストア・スル
ー型であり、ストア・イン型の共通Ｌ２キャッシュが、
ＭＰ内のすべてのＣＰＵ　　Ｌｌキャッシュ用のバック
アップ記憶装置として設けられている。各ＣＰＵのＬ１
キャッシュ内のデー夕は、共通Ｌ２キャッシュ内にもあ
る。共通Ｌ２キャッシュは、ＸＩヒツト・データをスト
アのため、あるＣＰＵのＬ１キャッシュから、そのデー
タに対する排他的制御を要求する別のＣＰＵのＬ１キャ
ッシュに転送するために、ＭＰ内のすべてのＣＰＵが使
用する。任意のＬ１キャッシュ・ディレクトリ内の各デ
ータ単位（すなわちデータ行）に対する通常のフラグ・
ビット（図示せず）は、セットされると、Ｌｌキャッシ
ュ・データ単位に対するそのＣＰＵの排他的／非排他的
制御が存在することを示す。Ｌ１キャッシュ・データ単
位を無効にするには、キャッシュ・ディレクトリ・エン
トリ内の有効ビットをオフにセットして、そのデータ単
位がもうＬ１キャッシュ内に存在しないことを示す必要
がある。関連するＬ２データ単位は、対応するＬ１デー
タ単位がＸＩヒツトに応答して無効にされたとき、無効
にならない。というのは、その後、その１２行は、ＭＰ
内の別のＬ１キャッシュのために゛対応するデータをバ
ックアップし続けなければならないからである。（Ｌ２
データ単位は、Ｌｌデータ単位より大きくてもよい。）
Ｌ１キャッジａｏＯｓフラグ・フィールドは、通常のＬ
１キャッジ−・アドレス手段によってアドレスされる特
別なアレイとして編成することができる。そうすると、
Ｌ１エントリのＯＯＳフィールドは、当該のＬ１エント
リがアドレスされたとき、アドレスされる。別々のハー
ドウェア・アレイの共通アドレシングを行なうと、ＯＯ
Ｓフィールドを有するアレイがＬ１キャッシュ・エント
リの一部分になるような、論理的エントリ関係がそれら
のアレイ間で得られ、それらのエントリは、同じアレイ
内にあるかのように論理的に動作する。

しかし、キャッシユ・ディレクトリ・エントリ内の様々
のタイプのフィールドに対して別々のより小さなアレイ
を使用することにより、Ｏｏｓフィールドなど特定のタ
イプのフィールドを、キャッシュ・ディレクトリのそれ
ぞれの部分を形成するその成分アレイのすべてに等しい
単一の大きなアレイを使用する場合よりも、高速でセッ
ト及びリセットすることができる。

Ｌ２ディレクトリ・エントリ内の変更ビットは、アクセ
スされたキャッシュ・データ単位が書き込まれるとき、
オンにセットされ、要求側にそのデータ単位が変更され
たことを知らせる。いずれかのＣＰＵがデータ単位に書
込みを行ないたい場合は、そのデータ単位に対する排他
的権限を要求して、Ｌｌ及びＬ２ディレクトリのそのエ
ントリ内で排他ビットがセットされる。データ単位のＥ
Ａを送ることにより、そのデータ単位のコピーを無効に
するよう、ＣＰＵに対してＸＩ要求が行なわれる。

このＸＩアドレスは、システム内の各Ｌ１キャッシュ・
ディレクトリをアドレスして、そのアドレスを表す有効
なセット連想式エントリにアクセスするために使用され
る。別のＬ１キャッシュ内で有効なデータ単位が見つか
った場合、そのデータ単位は、ＯＯＳとマークされてい
ようとそうでなかろうと、ＸＩ要求によって無効にされ
る。

第５図でＯＯＳモード信号で受け取り、ローカル・キャ
ッシュ・ミスが発生した場合は、次のマシン・サイクル
で、ＦＱ内のキャッシュ・ミス・ビットをオンにセット
するよう、ＦＱに指示される。ＮＡＰＲでアドレスされ
たエントリは、ＮＡＰＲがＮＩＰＲより大きい場合のみ
、そのＯＯＳビットが１にセットされる。ＦＱエントリ
内の「データ返送」ビットは、現Ｌ１ミスに対するデー
タをキャッシュから実行装置が受け取ったとき、１にセ
ットされる。次いで、ＦＱエントリ内の現Ｌ１ミス状態
がオフになる。Ｌｌに対する新しい各ＮＡＰＲ要求ごと
にＦＱ内でいずれかのキヤ。

シュ・ミス・ビットがオンになるが、アドレスされたＬ
１キャッシュ・エントリ内のＯＯＳビットは状態１にセ
ットされる。

ＸＩ　　ＯＯＳビット実施例（第８図、第１０図、及び
第１７図）：第１０図は、第９図の各Ｌ１キャッシュ・エントリ内の
ＯＯＳフラグ・フィールドを使用する方法を支持する。

ここで、ＯＯＳフラグ・フィールドは、要求しているＦ
Ｑエントリ内のＥＡによってアドレスされたディレクト
リ・エントリ内の単−ビットである。（特定のＥＡによ
って位置付けられている）ＬｌエントリのＯＯＳフィー
ルドは、ＬＩ　　ＤＩＲ（ＥＡ）、ＯＯＳとして参照さ
れる。

ＯＯＳビツトは、第１７図からの線７３上の信号によっ
てオンに（状態１に）セットされる。どの瞬間において
も、いくつかの有効Ｌ１キャッシュ・エントリが、その
ＯＯＳビットを状態１にセットすることができ、そのと
き残りの有効キャッシュ・エントリは、そのＯＯＳビツ
トがオフに（状態Ｏに）セットされる。

第１７図は、ＣＰＵ　　ＯＯＳモード・ラッチ６０を含
む。、このラッチがオン状態のとき、ＣＰＵがＯＯＳフ
ェッチを使用できることを示す。オフ状態のときは、Ｃ
ＰＵによるＯＯＳフェッチの使用が妨げられる。第１の
ＸＩ実施例では、このラッチは、すべてのＬ１ＯＯＳフ
ィールドがＡＮＤ’Ｆ’−）８Ｂからの出力によってＬ
１キャッシュ・ディレクトリ内でオフにセットされて０
になるごとに、オンにセットされ、線４０上の信号は何
の効果ももたない。この第１の実施例では、ラッチ６ｏ
は、しきい値カウントに達したとき、第１０図の［４５
上のＯＯＳディスエーブル信号によってオフにセットさ
れる。第２のＸＩ実施例では、第３図の命令順序制御装
置３１から線４０上でＯＯＳイネーブル信号を受け取り
、ラッチｅＯがそのＯＯＳモード信号を出力し、そのＳ
及びＲ入力はラッチ状態に何の影響も与えない。

アドレスされたＬｌ　　ＯＯＳビツトは、ＯＲ回路６１
からの信号ＬＩ　　ＤＩＲ（ＥＡ）、ＯＯＳ→１によっ
て状態１にセットされる。このＯＲ回路は、複数の異な
る信号のいずれか１つによって起動される。ＯＲ回路８
１は、第１３図からの線８１上のＦＱ　（ＮＡＰＲ）、
０Ｏ８＝１信号、あるいはＯＲゲート６２または６３の
出力、あるいはＯＲ回路６４の出力によって起動される
。ＯＲ回路８２は、第１９図の完了待ち行列エントリ内
の直列化命令ビット、すなわちＣＱ（０）、ＳＥＲない
しＣＱ　（Ｍ）、ＳＥＲによって動作可能になる。ＯＲ
ゲートｅ３は、ＦＱｌエントリ内第５図からの線２８上
のＬｉｔス状態信号、すなわちＦＱ（０）、ＭＩＳＳな
いＬＦＱ（Ｎ）、ＭＩＳ。

Ｓによって動作可能になる。ＯＲ回路６４は、ＳＱｌエ
ントリ内フェッチ５Ｂｆｆｉ送（ＦＳＢＲ）ｔ’フット
すなわちストア待ち行列内の５Ｑ（０）、ＦＳＢＲない
しＳＱ　（Ｋ）、ＦＳＢＲのオン状態をパスする。この
とき、ＳＢから早目フェッチが得られる。

ＡＮＤゲート６６は、信号ＬＩ　　ＤＩＲ（ＥＡ）、Ｏ
ＯＳ−０を出力する。この信号は、Ｌ１キャツシェ・デ
ィレクトリ内のすべてのＬＩ　　ＯＯＳビットをオフに
して状態Ｏにする。ＡＮＤゲート８６は、ゲー）ＣＩ２
及びｅ３の反転出力、及びＯＲ回路６４の反転出力を受
け取る。また、ＡＮＤゲー）８Ｂは、ＦＱ内にＯＯＳフ
ェッチ状態がないことを示すＯＲ回路７１の反転出力を
受け取る。ＯＲ回路７１は、ＦＱ内のすべてのＯＯＳビ
ツト、すなわちＦＱ　（０）、ＯＯＳないしＦＱ（Ｎ）
、ＯＯＳの状態を受け取り、すべてのＦＱＯＯＳビット
がオフで状態Ｏのとき、ゲート６ｅに、すべてのＬｌ　
　ＯＯＳビツトをオフにさせる。

この実施例は、最も古い未完了命令からプログラム実行
を再試行させるものである。すなわち、ＯＯＳフェフチ
・ウィンドウ期間中に別のＣＰＵによるこのオペランド
のデータへのストアがあり得ることを示すＸ！信号で、
ＯＯＳフエツチ・オペランドをもつ命令を再実行する。

未完了命令が再試行され、再フエツチされたオペランド
・データはＯＯＳ状態の影響を受けることを免れる。

完了待ち行列（ＣＱ）内の現在完了していない最も古い
命令のＩＩＤは、第１８図のＩＣＰＲ（命令完了ポイン
タ・レジスタ）によって識別される。このレジスタは、
命令順序制御装置３１内にある。再試行されているＣＱ
内の未完了命令は、ＩＤＰＲ（命令複号ポインタ・レジ
スタ）内のＩＩＤからＩＣＰＲ内のＩＩＤに識別された
命令である。各未完了命令は、第１８図で定義されるＣ
Ｑｌエントリよって表される。そのＥＣビットは、命令
の実行が完了したときセットされる。有効ビットｖがオ
ンにセットされると、そのエントリはある命令を表す。

ビットＦがオンのとき、その命令は１つまたは複数のフ
ェッチ・オペランドを有する。ビットＡＤＨがオンのと
き、その命令のすべてのフェッチ・オペランドが返され
ている。ピッ）ＳＥＲがオンにセットされると、そのエ
ントリは直列化命令を表し、ＯＯＳモードが存在する。

第２１図は、ＩＤＰＲによって現在アドレスされている
ＣＱエントリのビットｖ＝Ｏのとき、すｔｔｂちｃＱ　
（ＩＤＰＲ）、Ｖ＝０のとき、ＩＤＰＲが命令復号器１
２からの命令復号済み信号によってどのように増分され
るかを示す。

第１０図の命令順序制御装置からＸ！ヒツトの信号（第
２２図の「再試行開始信号」）が送られたとき、第２２
図の線６９上のＩＣＰＲ（第３図の装置８１の一部分）
内の現ＩＩＤから再試行動作が開始される。ＩＣＰＲエ
ントリのビットｖ１ＥＣ，Ｆ、及びＡＤＲがすべて状態
１にセットされたとき、ＩＣＰＲが次の値に増分される
。次のＩＣＰＲポインタは、現ＸＩ信号の発生時に再試
行がそこから開始できるＩＩＤである。

ＸＩによって影響を受けるフェッチ・オペランドの発生
はまれであると予想されるので、余分な命令がときどき
再試行されるにしても、必要なＸＩ　　ＯＯＳフエツチ
検出ハードウエアが単純であることが経済的には望まし
い。

最大の再試行効率が得られるのは、再試行が開始され次
第、すべてのＯＯＳビツトが状態Ｏにリセットされる場
合である。

第１０図は、ＦＱまたはＳＱ内にＯＯＳフェッチ要求が
存在しないとき、Ｌ１ディレクトリ内でオンにセットさ
れたすべてのＯＯＳビットについてＯＯＳビツトをリセ
ットする方法を示している。

状態０へのリセット前に異常に長い時間が経過しないよ
うにするため、一連のＴ個のＯＯＳフェッチに対してリ
セットが実行される。Ｌｌ内で偽りのＯＯＳが指示され
ると、不必要な命令再試行が行なわれるので、ＣＰＵ効
率は低下するが、システムの保全性には影響はない。

第１０図に示した論理回路は、ＯＯＳカウンタ４２を使
って０へのリセットが行なわれるＯＯＳフェッチ要求の
数をカウントして、ＯＯＳビツトを０にリセットする際
の不当な遅延を回避することができる。比較機構４３は
、ＯＯＳカウントがしきい値Ｔに達したのかを検出する
。その後、ＯＯＳカウンタ４２は、その動作の次のサイ
クルに備えて０カウントにリセットされる。

カウントＴに達すると、命令順序制御装置３１（第３図
にも図示）は、Ｌ１キャッシェのＯＯＳ状態のリセット
を制御するＯＯＳモード・ディスエーブル信号を線４５
上に提供する。しかし、第１７図の線７４上のリセット
信号の動作によって、ＦＱまたはＳＱ内に未完了のＯＯ
Ｓフエツチ要求が存在することを装置３１が認識してい
る限り、ＯＯＳリセットは起こらない。

第１７図は、ＣＰＵ　　ＯＯＳモード・ラッチ６０をリ
セットするＯＯＳモード・ディスエーブル信号を線４５
上で受け取る。ＯＯＳモ一ド信号は、リセットされたと
き、ＯＯＳフエツチ要求を阻止する。インバータ８７及
び７２からＡＮＤゲート６６への他の入力は、オンのス
トア待ち行列ＦＳＢＲ（フェッチ・ストア・バッフ１返
送）ビットがなくなる、すなわちすべての５Ｑ（ｊ）、
ＦＳＢＲ＝Ｏ１かつオンのＦＱ　　ＯＯＳビツトがなく
なる、すなわちＦＱ　（ｊ）、０Ｏ８＝０になるまで、
非活動状態のままとなる。ＡＮＤゲート６Ｂへの活動状
態のＯＯＳ　　ＦＱまたはＳＱ大入力ないとき、ゲート
６６は出力信号ＬＩ　　ＤＩＲ（ＡＬＬ）、００５→０
を提供する。この出力信号は、すべてのＬ１ディレクト
リＯＯＳビットをオフにして０にする０次いで、装置３
１からの出力４４が、ＯＯＳカウンタ４２を０にリセッ
トする。

したがって、第１０図の回路は、すべてのＬ１キャッシ
ュＯＯＳフラグ・フィールドをＯにリセットするのを、
命令の完了成功などによりＦＱ内のすべてのＯＯＳフェ
ッチ指示がなくなるまで、遅らせる。

ＸＩ　　ＯＯＳ　１１Ｄ実施例（第１１図、第１２図、
及び第１７図）：第１２図は、ＸＩ　　ＯＯＳ状態を処理するための第１
の実施例とはかなり異なる第２の実施例を示している。

第１１図は、第１０図に示したタイプのＬ１エントリを
実施したものである。第３図からのＯＯＳイネーブル信
号によって第１６図のラッチ６０に対するＯＯＳモード
がオンにセットサレ、そのＳ及びＲ入力が動作不能にな
る。

第１２図は、ＯＯＳタグ・アレイ（ｏＴＡ）６１、ＯＯ
Ｓフェッチ・スタック（ｏＦｓ）６２、及び命令完了論
理回路８３（これは、第１図の命令順序制御装置３１の
一部分である）を含む。

０ＦＳ８２は、ＯＴＡエントリを選択するＥＡをもつＦ
Ｑｌエントリ待ち行列から外された後に０ＴＡ８１内の
エントリを削除するために必要である。完了した各命令
のＩＩＤを用いると、その命令に対する有効なＯＴＡエ
ントリが存在する場合にそれを見つけることができる。

どのオペランドもその命令の完了が成功した後はもはや
ｏｏｓではありえないので、そのＯＦＳ及びＯＴＡエン
トリは（それらがある場合）無効にならなければならな
い。すなわち、０Ｆ３Ｂ２を用いると、０ＴＡＢ１内で
ＯＯＳＩＩＤエントリを見つけるために完了ＩＩＤをＥ
Ａに変換することが可能となる。

ＯＴ／ｌ　１は、すでに説明した性能上の理由から、Ｌ
ｌディレクトリ・アレイとは物理的に独立しているが、
論理的にはＬ１ディレクトリの一部分である。０ＴＡ８
１は、論理的にはＬ１キャ。

シュ・ディレクトリの一部分である。ＯＴＡは、同じキ
ャッジ５・ディレクトリ・アドレスによってＬ１ディレ
クトリと同時にアドレスされるからである。（ハードウ
ェア・アレイを分離しても、ＯＴＡフィールドのＬ１キ
ャッシュ・ディレクトリ・エントリに対する論理的関係
は変わらない。

別個のより小さなアレイを使用することによって、ＯＴ
Ａフィールドのアクセスが、物理的にキ＋ツシェ・ディ
レクトリ・エントリと同じハードウェア・アレイ内にあ
る場合よりも容易にかつ高速で実行できるようになる。

）したがって、０ＴＡ８１は、Ｌ１キャッシュ・ディレク
トリと同じ数の合同クラス及びセット連想性をもつ。０
ＴＡ８１内の各合同クラス（水平行）は、Ｌ１キャッシ
ュ内のセット連想式１ントリに直接対応する４列のセッ
ト連想式エントリを含む。０ＴＡ６１内の各エントリは
、ＩＩＤフィールドと有効ＩＩＤ（ＶＩ）フィールドか
らなる。

ＶＩが１にセットされた場合、そのＩＩＤフィールドは
（同じエントリ内に）有効ＩＩＤを含む。

しかしｖＩが０にセットされた場合は、関連するＩＩＤ
フィールドは有効ＩＩＤを含まない。

０ＦＳＥ１２は、Ｌ１キャッシュ内で指示できるＯＯＳ
　　ＩＩＤに対するＭ＋１個のエントリをもつハードウ
ェア・７″レイである。ＯＦＳアレイの行は、命令のＩ
ＩＤによってアドレスされることによってインデックス
される。２つのＯＦＳエントリは、それぞれ異なるＯＴ
Ａエントリをもつ。

０ＦＳ８２内の各エントリは、ＥＡフィールドと有効ア
ドレス（ＶＥ）フィールドからなる。ＶＥが１にセット
された場合、関連するＥＡフィールドは有効アドレスを
含む。しかしＶＥがＯにセットされた場合は、関連する
ＥＡフィールドはどのＯＴＡエントリをも表さない。

ＦＱフェッチ・エントリがＬＩ内のＯＯＳデータを要求
するときは、そのエントリは第１６図からのＬＩ　　Ｄ
ＩＲ（ＥＡ）、０Ｏ８＝１信号を第１１図のゲート８０
に提供して、要求側命令のＩＩＤを！Ｉ７４上に提供す
る。Ｉ　ＩＤが０ＦＳ８２内のエントリをインデックス
し、ＦＱｌエントリ内ＥＡが、０にセットされた有効ビ
ットＶＥをもつインデックスされたＯＦＳ行内のＦＡＩ
またはＥＡ２位置のうちの使用可能な一方の位置に書き
込まれ、有効ビットＶＢが１にセットされる。

ＦＱｌエントリＥＡはまた、有効とセットされた要求側
ＩＩＤが書き込まれている０ＴＡ８１内の行内で、対応
する割り当てられたＬ１ディレクトリ・エントリを見つ
けるために使用される。しかし、見つかったＯＴＡエン
トリの有効ビットＶＩ＝１の場合、そのＩＩＤはＬｌエ
ントリのデータ単位にアクセスしたＯＯＳオペランドを
もつ最後の命令を識別し、現ＯＯＳ命令は興なるＩＩＤ
をもち、それが比較機構６８−１ないし６８−４に提供
される。ＩＩＤが見つかったＯＴＡエントリ６８内の有
効ＩＩＤより大きいことが、見つかったＯＴＡエントリ
６８に対応する比較機構で検出された場合、関連する書
込みゲートがイネーブルされて現ＩＩＤを新しいＩＩＤ
としてそのＯＴＡエントリに書き込み、そのＶＩビット
は１のままとなる。このように、ＩＩＤは以前の有効Ｏ
ＯＳＩＩＤをオーバレイできるので、任意のＯＴＡエン
トリ内の有効ＩＩＤが、関連するＬ１データ単位に対す
るＯＯＳフェッチを実行する最も新しい命令のＯＯＳ　
　ＩＩＤを表すようになる。

０ＦＳ８２は、その命令のＩＩＤを使用することによっ
て、（１つの命令に対して発生された最高で１対のフェ
ッチ・オペランドを表す）最高で１対のＬ１エントリの
ＥＡＩ及びＥＡ２アドレスをル、クア、プするために、
完了ＩＩＤが使用できるようにする。ＥＡは、関係する
ＯＯＳフェッチ・エントリの０ＴＡ８２（及びＬ１ディ
レクトリ）内での位置を見つけるために使用される。

ＦＱ要求のＥＡは、新しいＯＯＳ　　ＦＱ要求がＬ１キ
ャッシュに提供されたときに、そのＯＯＳフィールド、
ＩＩＤ、及びＶＩをセットすべきキャッシュ・エントリ
を見つけるために使用される。ＮＡＰＲ回路がフェッチ
要求、すなわちＦＱ（ＮＡＰＲ）、Ｉ　ＩＤ　（ただし
ＮＡＰＲ＞ＮＩ　ＰＲ）に信号ＬＩ　　ＤＩＲ（ＥＡ）
、０Ｏ８＝１を提供させるとき、第１１図のＡＮＤゲー
）ＥＩＯからＥＡに信号が送られる。０Ｆ８Ｂ２内の選
択された行で必要なエントリを見つけるには、提供され
たＩＩＤをＯＦＳアレイ内へのインデックスとして使用
する。その命令の提供されたＩＩＤが、必要な行をアド
レスし、選択されたＯＦＳ行にＥＡを書き込む。ＦＱエ
ントリ内のＥＡは、通常のＬＩ　　ＬＲＵ回路（図示せ
ず）によってＯＴＡエントリを割り当てられたキャッシ
ュ・ディレクトリ内の行をアドレスする。次いで、ＥＡ
が割り当てられたＯＦＳエントリに書き込まれ、そのＶ
Ｅビットが１にセットされ、さらにＩＩＤが見つかった
ＯＴＡエントリに書き込まれ、そのＶＩピットが１にセ
ットされる。

無効にされるＬ１エントリを探す（ＸＩで提供されたＥ
Ａを使った）ＸＩ探索で、同時に有効ＯＴＡエントリが
探される。ＸＩビットのＯＴＡエントリが見つかった場
合、そのＯＯＳＩＩＤが、４つの連想式ゲート６６のう
ちの１つを介して命令完了論理回路３１に読み込まれて
、０ＴＡ８１及び０ＦＳ８２内のすべてのエントリを無
効にし、ＸＩヒ、）ＩＩＤからまたはその前からプログ
ラム再試行を行なわせる。このプログラム再試行は、Ｘ
ＩヒツトＩＩＤによって識別される命令または前の命令
の再実行（再試行）から始まる現プログラムの実行であ
り、以前のＯＯＳ問題を解消するためのものである。リ
セットは、線７０からの信号で指示され、いずれかのゲ
ート６６がイネーブルされ次第、０ＦＳＥ１２及び０Ｔ
Ａ−８１内のすべての有効ビットＶＥ及びＶＩに対して
同時に行なうことが好ましい。

Ｌ１キャッシュ・エントリに対するＸＩヒツトからその
ＩＩＤが決定された命令ではなく、最も古い未完了命令
から再試行プロセスを開始する命令順序制御論理回路３
１の方が実施しやすいことがある。最も古い未完了命令
の後のすべての未完了命令も再試行されるので、それら
の未完了命令はすべて、ＸＩヒツトによって決定された
ＩＩＤをもつ命令を含むことになる。追加の二三の命令
の再実行によってＣＰＵ性能がわずかに低下することが
ある。再試行プロセスが、ＸＩ要求によって識別される
ＯＯＳフェッチ・オペランドをもった命令に達すると、
そのオペランドは、必要ならＬ２キャッシュから更新を
加えて再びアクセスされる。再試行された命令が実行さ
れるとき、それらの命令がＯＯＳ問題のあるフェッチ・
オペランドをもち、０ＴＡ８１及び０ＦＳ８２内でＯＯ
Ｓエントリが再度セットされることがある。

各命令実行が完了したときの通常の動作は、０ＴＡ８１
及び０ＦＳ８２内に関係するＯＯ３ＩＩＤエントリがあ
ればそれを無効にすることである。これを行なうため、
装置３１からの完了ＩＩＤが０ＦＳ８２をアドレスして
、ＩＩＤインデックスにあるエントリにアクセスする。

そのＯＦＳエントリのＶＥビット＝１である場合、ＩＩ
ＤはＬ１キャッシュ内に少なくとも１つのＯＯＳフェッ
チ・オペランドをもつ命令を表し、そのＥＡが、０ＴＡ
６１内の行をアドレスし、その行内のＯＯＳ　　ＩＩＤ
エントリの位置を連想的に探すためにゲート・アウトさ
れる。すなわち、その行内の４つのエントリのうちの１
つのエントリ内の１つのＩＩＤが、セット連想式ゲート
６９によって読み出され、完了ＩＩＤがｅｑｕａｌ−ｔ
ｏ比較機構６７−１ないし６７−４の１つによって検出
される。したがって、比較機構６７が等しいＩＩＤを見
つけた場合、そのＩＩＤが、そのＶＩビットを０にリセ
ットすることによって無効にされる。異なるＩＩＤをも
つ後の命令による後続のＯＯＳフエツチがいずれかの有
効ＯＴＡエントリにアクセスする場合は、比較の結果等
しくはならないが、４つのｇｒｅａｔｅｒ−ｔｈａｎゲ
ート６８の１つがイネーブルされて、そのＯＯＳ　１１
Ｄを後の命令のＯＯＳ　　ＩＩＤに変更する。

ＯＯＳ直列化制御：直列化命令は、ＣＰＵ動作の直列化を行なう命令である
。この命令は、ｒＩＢＭエンタープライズ・システム・
アーキテクチャ／３７０解説書」、（資料番号５Ａ２２
−７２００−０）ページ５−７８及び５−７７の見出し
ｒＣＰＵ直列化」の所テ定義＊　ｔａティ！、　ＣＯＭ
ＰＡＲＥ　ＡｌＩＤ　５ＶＡＰ、　ＬＯＡＤ　ＰＳＶ。

ＩＮＶＡＬＩＤＡＴＥ　ＰＡＧＥ　ＴＡＢＬＥ　ＥＮＴ
ＲＹ、　ＰＲＯＧＲＡＭ　ＣＡＬＬ。

ＰＲＯＧＲＡＭ　ＲＥＴＵＲＮなどＣＰＵ直列化を引き
起こすいくつかのＣＰＵ命令（すなわち直列化命令）が
そこにリストされている。

ＩＢＭ　　Ｓ／３７０直列化命令のアーキテクチャは、
直列化命令のオペランドがフェッチされる前に、以前の
すべての命令オペランドにアクセスすることを要求して
いる。

さらに、そのアーキテクチャは、次の命令が実行のため
にフェッチされる前に、各直列化命令の実行が完了し、
システムにその結果がすべて見えるようになることを要
求している。本発明では、ＸＩが可能なＯＯＳフェッチ
環境でこの要件を満たすために、ＰＳＩＦＴ（直列化命
令後フェッチ・テーブル）を提供する。ＰＳＩＦＴは、
第８図に示されており、その各エントリはＥＡ及びＶフ
ィールドをもつ。直列化命令が未完了の間に、後続の各
命令のエントリがＰＳＩＦＴ内で作成される。

このエントリ内のＥＡは、それで表される命令の記憶ア
ドレスであり、Ｖビットは、このエントリが有効か否か
を示す。入力された直列化命令が完了したときにＸＩが
発生しない場合は、ＰＳＩＦＴ内のすべてのエントリは
、次の直列化命令発生の準備として無効にされ、ＰＳＩ
ＦＴ動作が存在しなかった場合と同様に命令フェッチが
続行される。しかし、ＰＳＩＦＴ内に有効エントリがあ
るときにＸＩが発生した場合は、Ｘｌ、ＥＡ　（ＸＩ要
求のＥＡ）がＰＳＩＦＴ内のいずれかの有効エントリの
ＥＡに等しいかどうか再試行するよう指示され、次いで
、ＰＳＩＦＴ内のすべてのエントリが無効にされる。

直列化命令が復号され、ＯＯＳモードが存在するとき、
第１９図のこの命令に対する完了待ち行列（ＣＱ）エン
トリ内でＳＥＲビットがオンにセットされる。この直列
化命令がフェッチを実行する場合、第５図のそのＦＱエ
ントリ肉でそのＯＯＳビツトがオンにセットされる。次
いで、フェッチ要求のためのデータが順序外れで返され
るか、概念的順序で返されるかには関係なく、第８図ま
たは第１１図のＬｌ　　００ｇフィールドが、各直列化
命令による各フェッチ要求ごとにセットされ、またその
直列化命令が未完了の間に要求された後続の命令による
各フェッチ要求ごとにセットされる。

第５図のＦＱを使用すると、直列化命令の動作でフェッ
チをオーパラフプさせることが可能になる。直列化命令
の実行が未完了の間、直列化命令の各フェッチ・オペラ
ンド、後続のすべての命令の各フェッチ・オペランド、
及び後続の各命令フェッチは、ＯＯＳフエツチと見なさ
れ、各ＯＯＳフェッチにＦＱエントリが割り振られる。

プロセッサは、それらの動作を実行できるようになり次
第、直列化命令及び後続の命令のオペランドをフェッチ
することができる。

したがって、各直列化命令の前後で前のフェッチ及び後
のフェッチの完了を待つこと１１　＜　、中断なしに命
令復号を続行することができる。

現在実行中の直列化命令の完了前に別の直列化命令に出
会った場合は、現直列化命令の完了まで次の直列化命令
が遅延されることがある。

ＯＲ回路６２の出力は、第１７図でＯＲ回路６１に入力
として提供されて、ＥＡでアドレスされたＬ１キャッシ
ュ・ディレクトリ・エントリ肉のＯＯＳビツトをオンに
する。したがって、直列化命令のオペランド、オーパラ
フプしている先行命令のオペランド、及び直列化命令の
実行完了前に復号された後続命令のオペランドを含めて
、すべてのオペランドは、直列化命令の実行中に実行さ
れる命令のために復号された場合、Ｌｌに対してＯＯＳ
とマークされる。

Ｌｌ　　ＯＯＳフィールドは、各ＸＩ実施例について前
述したようにしてリセットされる。

ＯＯＳＤＴ実施例：本発明の第３の実施例は、完全連想式ＯＯＳＤＴ（順序
外れ従属性テーブル）を使用するもので、第２４図に示
されている。この実施例は、ＯＯＳフェッチ露出ウィン
ドウの検出サイズを縮小することにより、前述の実施例
より命令再試行効率が高くなる。すでに説明したように
、ｒｏｏｓフェッチ・ウィンドウ」とは、ＸＩが発生し
て、ＭＰ内のプロセッサによるデータ・フェッチが、Ｏ
ＯＳフェッチされるデータの保全性を損なう恐れがある
期間である。この０Ｏ８ＤＴ実施例は、ＯＯＳウインド
ウのサイズを最小サイズに縮小し、ＯＯＳフェッチ保全
性露出ウィンドウ内で発生しうるＸＩの数を最小にする
効果をもつ。

ＯＯＳＤＴ実施例は、各ＯＯＳフェッチ中に検出可能な
ＯＯＳ露出ウィンドウを有効に提供する。

ＯＯＳＤＴ実施例は、最小ＯＯＳ露出ウィンドウを検出
するための実際の露出期間が終了したときに各ＯＯＳウ
インドウを終了させる、ＯＯＳフ工ツチ間の従属関係を
一義的に検出する。

前述の各実施例では、ＸＩ発生に対するフェッチ保全性
保糟に必要な最小ＯＯＳウィンドウよりいくぶん大きい
ＯＯＳＸＩ露出ウィンドウを検出する。しかし、他の実
施例は、コンピュータ・システムに組み込むのがより簡
単になることがあり、そのよつな場合には、それらの実
施例が好ましい。すなわち、検出可能な見かけのＯＯＳ
ウィンドウの間に他の実施例によって検出されたいくつ
かのＸＩ要求は、実際には実際の（最小）ＯＯＳウイン
ドウ外で発生し、ｘＩ要求にとって不必要な命令再試行
をもたらすＸＩ露出の偽検出であることがある。これら
の不必要な再試行で、ＣＰＵの実行効率が低下すること
があるが、これらの余分な再試行はＣＰＵの実行データ
結果の保全性には影響を与えない。というのは、必要と
されたオペランドをもつ命令を適切な順序で再実行する
と、必要な実行結果が得られるからである。

ＯＯＳＤＴ実施例では、命令再試行は、現プログラムの
実行を（異なる命令である場合にＸＩが検出されるＯＯ
Ｓウィンドウを生ずるＯＯＳフェッチを指定した命令か
らではなく）その最も古い未完了命令から再開する命令
順序制御論理回路３１によって、他の実施例と同様に実
行される。

ＯＯＳＤＴ実施例で検出される最小ＯＯＳウィンドウは
、他の実施例のＯＯＳウィンドウより存在する期間が短
く、前述の他の実施例の場合より偽ＸＩ　　ＯＯＳヒツ
トの検出が発生する可能性が大きい。なぜなら、他の実
施例では、検出された（）ＯＳフェッチ状態が０Ｏ８Ｄ
Ｔ実施例はど速く無効にされないからである。たとえば
、ＯＯＳＩＩＤＯ８側では、露出ＯＯＳデータにアクセ
スしたフェッチ・オペランドをもつ命令が完了するまで
、ＯＯＳ露出ウィンドウは終了しない。しかし、０Ｏ８
ＤＴ実施例では、０Ｏ８ＤＴ内で従属性が見つからない
とき、ＯＯＳフエツチ・オペランドのためのデータの返
送時にＯＯＳウインドウが終了する。０Ｏ８ＤＴ実施例
は、より複雑であり、実施により費用がかかるので、特
定のＭＰシステム投計に最適の実施例が選択されるよう
重視すべき要件の取捨選択を行なわなければならない。

ＯＯＳＤＴ実施例では、検出されたＯＯＳ露出ウインド
ウは、有効エントリが０Ｏ８ＤＴテーブルに入れられた
ときに始まり、そのエントリが０Ｏ８ＤＴテーブルから
無効にされる（除去される）まで存在する。したがって
、ＸＩ発生に対するＯＯＳウインドウは、対応するエン
トリが０Ｏ８ＤＴ内に存在する間のみ使用可能である。

各ＯＯＳＤＴエントリは、従属性フィールドＤＩＤＯを
もち、これはＯＯＳウィンドウの終了を決定するために
使用される。１つまたは複数のＯＯＳウインドウに対す
る従属性が同時に決定されないとき、それらのウィンド
ウが同時に終了することがある。

ＯＯＳＤＴ実施例では、用語ＩＤＦＯ％ＩＤ５Ｏ１及び
ＩＤＯを使用するが、これらはそれぞれ、命令内のある
オペランドに対するＩＴＤとＦＱＥ内のオペランド番号
の連結によって表される。ＩＤＦＯは、識別済みのフェ
ッチ・オペランドを表す。ＩＤ５Ｏは、識別済みのスト
ア・オペランドを表す。ＩＤＯは、フェッチかストアの
いずれかのタイプの識別済みオペランドを表す。すなわ
ち、ＩＤＯは、ＩＤＦＯかＩＤ５Ｏのいずれかである。

ＦＱエントリが存在する間は、それはＩ　ＤＦＯによっ
て表される。ＳＱエントリが存在する間は、それはＩＤ
５Ｏによって表される。しかし、ＯＯＳ要求または疑似
ＯＯＳ要求に対するＩＤＦＯまたはＩＤ５Ｏは、そのＦ
ＱまたはＳＱが待ち行列から外されてもはや存在しなく
なった後も、記憶階層内で記憶され続ける。記憶階層内
のＩ　ＤＦＯまたはＩＤ５Ｏは、アクセスされているそ
のデータにタグ付けされるので、記憶装置アクセスが完
了し次第、ＩＤＦＯまたはＩＤ５Ｏを要求プロセッサの
実行装置に返すことができる。

このように、０Ｏ８ＤＴ実施例では、キャッシュ制御機
構が各キャッシュ・ミスのＩＤＦＯ及びＥＡを記憶し、
それらは後で実行装置に返されるときに、そのデータに
タグ付けされる。したがって、ＩＤＦＯ（ＲＥＴＵＲＮ
、ＩＤＦＯ）は、データをＣＰＵの実行装置に返すべき
ときにＬ１キャッジ５制御機構から得られる。ＲＥＴＵ
ＲＮ、ＩＤＦＯは、フェッチされたデータがＣＰＵ内の
実行装置に提供されたとき、第２４図の線１７１上から
「データ返送用並列論理回路」１７２に送られる。

第２４図は、０Ｏ８ＤＴアレイ１６０（ハードウェア・
テーブル）と、０Ｏ８ＤＴアレイ１６０とともに動作す
るハードウェア論理回路（以後０Ｏ８ＤＴと呼ぶ）とを
含む０Ｏ８ＤＴ実施例を示す。０Ｏ８ＤＴ１８０は、完
全連想式アレイであって、提供された値とすべてのエン
トリ内の選択されたフィールドの内容との並列比較に基
づく連想式探索が可能である。各ＯＯＳＤＴエントリは
、原理フィールドＩＤＦＯ，従属性フィールドＤＩＤＯ
１記憶位置フィールドＥＡ、有効ビットｖ１及びＬｌに
対するその要求が未解決のキャッシュ・ミスとなったこ
とを示すキャッシュ・ミス・ビットＭをもつ。

ＯＯＳＤＴエントリは、各ＯＯＳフェッチ要求及び疑似
ＯＯＳフェッチ要求に対して作成されるが、非ＯＯＳフ
エツチ要求に対しては作成されない、すなわち、０ＯＳ
ＤＴエントリは、ＦＳＢ１８１．８２、Ｏ２０，ＩＤ５
Ｏ，ＯＯＳ、またはＭのいずれかのフィールドがオンに
セットされた各ＦＱＥに対して割り振られ、作成される
。ＯＯＳビツト・フィールドは、ＮＡＰＲ＞ＮＩ　ＰＲ
のときオンに（１に）セットされ、他のＦＱＥフィール
ドはそれぞれ疑似ＯＯＳ状態をもたらす。これらのいず
れかの条件が存在する場合、割り振られた０Ｏ８ＤＴエ
ントリ内のＩＤＦＯフィールドは、ＮＡＰＲが現在指し
ているＦＱＥ内のＩＤＦＯを受け取る。このＩＤＦＯは
、ＦＱ　（ＮＡＰＲ）。

ＩＤＦＯ信号としてｌ！１３１上に提供され、Ｌｌに対
するフェッチ要求の発行後ただちに、割り振られた０Ｏ
８ＤＴエントリ内のＩＤＦＯフィールドにゲートされ、
ＦＱＥ内のＦＲビットが１にセットされる。

第２３図は、０Ｏ８ＤＴ実施例で提供される、Ｌ１キャ
ッシュに対するＦＱＥ要求を制御するためのＮＩＰＲ論
理回路及びＮＡＰＲ論理回路を示す、０Ｏ８ＤＴエント
リは、ＦＲ＝ＯのＦＱＥを指すＮＡＰＲが新たに設定さ
れるたびに、ＮＡＰＲ＞ＮＩ　ＰＲの間に、またはいず
れかの疑似ＯＯＳフィールドがＦＱＥ内で１にセットさ
れている間に、０Ｏ８ＤＴ１６０内で作成される。どの
（そのＶＩビットが０にセットされている）無効ＯＯＳ
ＤＴエントリを、ＯＯＳフエツチ要求または疑似０−Ｏ
Ｓフェッチ要求に対して割り振ることもできる。並列組
合せ論理回路１は、すべてのＦＱエントリ内の現ＮＩＰ
Ｒ値及びＦＲフィールドを受け取って、次のＮＩＰＲポ
インタ値を生成する。並列組合せ論理回路２は、すべて
のＦＱエントリ肉の現ＮＡＰＲ値及びＦＲ，ＶＥｌＶ　
（Ｏ２０）、ＦＳＢｌＳｌ、及びＳ２フィールドを受け
取って、次のＮＡＰＲポインタ値を生成する。比較機構
３は、次のＮＡＰＲ値とＮＩＰＲ値を比較して、線１２
４上にＮＡＰＲ＞ＮＩＰＲ信号を発生する。

また、各キャッシュ・ミスごとに新しい０Ｏ８ＤＴエン
トリが作成される。キャッシュ・ミスは、ＩＤＦＯ及び
ＥＡがミス信号と共にタグとして０Ｏ８ＤＴ制御機構に
提供される点を除き、通常の方法でキャッシュによって
信号で指示される。このミス信号によって新しい０Ｏ８
ＤＴエントリが割り振られ、そのＭフィールドが、その
ミスが信号で指示されたサイクル中に１にセットされる
。

キャッシュ・ミスの場合、その要求がＯＯＳであるため
に前のエントリをもっていたか否かに関係な（、新しい
０Ｏ８ＤＴエントリが提供される。

そのフェッチ要求がＯＯＳでない場合は、前の０Ｏ８Ｄ
Ｔエントリは存在しない。そのことは、第２３図の比較
機構３からのＮＡＰＲ＝ＮＩ　ＰＲ倍信号よって指示さ
れる。したがって、任意のキャッシュ・ミス・フェッチ
に対して２つの０Ｏ８ＤＴエントリが存在する場合でも
、障害は起こらない。

第２４図に示したように、割り振られた０Ｏ８ＤＴエン
トリ内のＩ　ＤＦＯフィールド（ＯＯＳＤＴ、ＩＤＦＯ
）は、いくつかのタイプのＯＯＳフェッチ要求または疑
似ＯＯＳフェッチ要求のいずれか１つが存在する場合に
、ゲート１４８または１４９によって書き込まれる。Ｆ
Ｑ　（ＮＡＰＲ）、ＩＤＦＯ信号によって線１３１上に
提供される、０Ｏ８ＤＴエントリ内のＩ　ＤＦＯフィー
ルドは、ゲート１４８が以下の信号の１つによってイネ
ーブルされるとき、ゲート１４８によって書き込まれる
。

１、線１２４上のＮＡＰＲ＞ＮＩ　ＰＲ倍信号これは真
のＯＯＳフェッチ条件である。

２、線１２１．１２２、または１２３の１本上の疑似Ｏ
ＯＳフェッチ信号。これは、次のいずれかである。

ａ、ＦＳＢ　（ストア・バッファからのフェッチ）信号
。これは線１２１上でＦＱ　（ＮＡＰＲ）、　　ＦＳＢ
信号として指定される。

ｂ、直列化命令フェッチ・オペランド標識Ｓ１゜これは
線１２２上でＦＱ　（ＮＡ　　ＰＲ）。

Ｓｌとして指定される。

Ｃ０未完了の直列化命令に続き、それとオーバラップし
ている命令内のフェッチ・オペランド用の直列化命令後
フェッチ標！ｌｓ２゜これは線１２３上でＦＱ　（ＮＡ
ＰＲ）、８２信号として指定される。

ＯＯＳＤＴエントリは、ＯＯＳ状態または疑似ＯＯＳ状
態のいずれかがＦＱＥ内に存在する場合に、それで表さ
れるオペランド・データに対するストア要求を行なうた
め、ＮＡＰＲによってＦＱＥが選択されるマシン・サイ
クルで生成される。

次いで、ＦＱＥ内のＩＤＦＯ及びＥＡが、割り振られた
０Ｏ８ＤＴエントリ内のＩ　ＤＦＯフィールド及びＥＡ
フィールドにゲートされ、その０Ｏ８ＤＴエントリ内の
Ｖｌビットが状態１にセットされる。　第２３図では、
キャッシュ・ミス状態の場合を除き、同じフェッチ・オ
ペランド要求に対して複数のＯＯＳエントリを管理しな
くてもいいように、前述の０Ｏ８ＤＴ実施例の動作に対
して制限が設けられている。すなわち、キャッシュ・ミ
スの場合を除き、０Ｏ８ＤＴ実施例では、１つのフェッ
チ要求につきただ１つのＯＯＳ状態が許される。ＦＱＥ
は、次のＯＯＳ状態または疑似ＯＯＳ状態、すなわちＮ
ＡＰＲ＞ＮＩＰＲ状態、またはＳＢからのフェッチ状態
、または５１＝１状態、または５２＝１状態のうちのい
ずれか１つでフェッチ要求を行なうことができる。

フェッチ・オペランドに対する複数のＯＯＳ状態の処理
により、０Ｏ８ＤＴ実施例の動作がきわめて複雑にかり
、そのハードウェア実施態様はきわめて高価になること
があるが、複数ＯＯＳ状態はまれにしか予想されないの
で、システム全体の性能はほとんどまたは全く影響を受
けない（前の２つの実施例は、０Ｏ８ＤＴ実施例とはそ
の動作が大きく異なるので、複数ＯＯＳ状態のどのよう
な総合せをも処理できる。）ＯＯＳＤＴ実施例では、特別のＮＡＰＲ動作内動作釦テ
ストを実施することにより、「フェッチ要求１拌当りせ
いぜい１個のＯＯＳ状態」という制限を実施する。この
追加テストは、ＮＡＰＲが、ＮＡＰＲ動作に対して以前
に定義されたフェッチ基準に合致するＦＱＥを指すとき
に実行される。

この追加テストでは、ＮＡＰＲが指すＦＱＥに対して複
数のＯＯＳ状態または疑似ＯＯＳ状態が存在するか否か
を判定する。ＮＡＰＲが指すＦＱＥに対してＯＯＳ状態
が存在しない場合、または１つのＯＯＳ状態が存在する
場合は、Ｌ１キャッシュに対してフェッチ要求が発行さ
れる。ＦＱＥに対して複数のＯＯＳ状態が存在する場合
は、ＮＡＰＲが指すＦＱＥは（それに対するフェッチ要
求を行なわず）スキップされる。最終的に、スキップさ
れたＦＱＥは、そのＯＯＳ状態が解消される。

スキップされたＦＱＥがＮＡＰＲによって何回も指され
、スキップされて、そのＯＯＳ状態がせいぜい１個のＯ
ＯＳ状態に減少した後、最終的にフェッチ要求されるこ
ともある。

たとえば、フェッチ・オペランドがＦＱＥ、５２＝１を
もつ（まだ完了していない直列化命令の後に続くため疑
似ＯＯＳ状態を示す）と仮定する。

この場合、このＦＱＥをＮＡＰＲが指しているときにこ
のＦＱＥがＮＡＰＲ＞ＮＩＰＲ状態（第２０Ｏ８状態）
をもつ場合は、追加のＮＡＰＲテストでフェッチ・オペ
ランドが２つのＯＯＳ状態をもつと判定され、フェッチ
要求に対してＮＡＰＲがそのＦＱＥを選択することはで
きない。このとき、ＮＡＰＲは、０Ｏ８ＤＴ　　ＮＡＰ
Ｒ基準に合致する次のＦＱＥを選択する。

第２３図では、ＮＡＰＲ＞ＮＩＰＲ状態に関する制限は
、ＮＡＰＲが指すＦＱＥが、キャッシュ要求を行なう直
前に、かつ０Ｏ８ＤＴエントリを生成できる前に、次の
状態、すなわちＶＥ＝１、ＦＲ：０１ＦＳＢ＝Ｏ１Ｖ　
（ＯＳＣ）＝Ｏ，Ｓ　１＝０１及び５２＝Ｏをもたなけ
ればならないという要件によって制御される。こうする
と、疑似ＯＯＳ状態が存在しない場合にだけ、ＮＡＰＲ
＞ＮＩＰＲ状態に対して０Ｏ８ＤＴエントリが作成され
るようになる。すなわち、ＦＳＢ＝Ｏの間はＦＳＢ状態
は存在することができず、ｏｓｃ＝ｏの間はＯＳＣ状態
は存在できず、５１＝Ｏかつ５２＝Ｏの間は直列化命令
状態は存在できない。０Ｏ８ＤＴエントリをもつ要求が
後でキャッシュ・ミスとなった場合、その要求に対する
第２の０Ｏ８ＤＴエントリが作成され、その要求が（Ｎ
ＡＰＲ＞ＮＩＰＲ状態によって示される）早目のフェッ
チ要求及び（キャッシュ・ミス状態によって示される）
遅日のフェッチ要求になうたことを示す。

各ＯＯＳＤＴエントリは、そのＤＩＤＯフィールド内で
示される除去従属性をもち、それがＬ１キ中ツシー制御
機構から０Ｏ８ＤＴに返されるＩＤＦＯ情報と比較され
る。０Ｏ８ＤＴエントリ内のＤＩＤＯＩＤ−ルドは、Ｉ
ＤＦＯフィールドがその０Ｏ８ＤＴエントリに書き込ま
れるのと同時にその０Ｏ８ＤＴエントリ内に書き込まれ
る。ＤＩＤＯＩＤ−ルドに書き込まれる内容は、それに
対する０Ｏ８ＤＴエントリが作成されているＦＱＥ内で
指示されるＯＯＳ状態または疑似ＯＯＳ状態のタイプに
よって制御される。有効ＯＯＳＤＴエントリのＤＩＤＯ
ＩＤ−ルドの内容によって、その０Ｏ８ＤＴエントリが
後でその０Ｏ８ＤＴから（無効にすることによって）ど
のように除去されるかが決まる。０Ｏ８ＤＴエントリの
除去は、ＤＩＤＯＩＤ−ルドで指示される情報が記憶装
置から返されたときに行なわれる。

第２４図に示すように、割り振られた０Ｏ８ＤＴエント
リ内のＤＩＤＯＩＤ−ルド（ＯＯＳＤＴ。

Ｄ　Ｉ　Ｄｏ）は、いくつかのタイプのＯＯＳフエ。

チ要求または疑似ＯＯＳフエツチ要求の１つが発生した
場合に、ゲート１４２．１４３．１４４、または１４Ｂ
のうちの１つによって書き込まれる。

ＯＯＳＤＴエントリ内に書き込まれるＤＩＤＯ値及びそ
のゲート信号は次のように指示される。

１、線１２４上の真のＯＯＳフェブチＮＡＰＲ＞ＮＩＰ
Ｒ状態は、ＤＩＤＯＩＤ−ルド：ＦＱ（ＮＵＰＲ）、Ｉ
ＤＦＯに書き込まれる。

２、線１２１．１２２、または１２２のうちの１本上の
疑似ＯＯＳフェッチ信号は、次のよろに動作する。

ａ、線１２ｉ上のＦＳＢ　（ストア・バッフ１からのフ
ェッチ）信号ＦＱ　（ＮＡＰＲ）、ＦＳＢは、ＤＩＤＯ
ＩＤ−ルド：　ＦＱ　（ＮＡＰＲ）、ＩＤ５Ｏ（Ｏ２０
）にゲートされる。

ｂ、線１２２上の直列化命令フェッチ・オペランド標識
ＦＱ　（ＮＡＰＲ）、Ｓ　１は、ＤＩＤＯＩＤ−ルド：
ＰＳＯＰ、ＩＤ５Ｏにゲートされる。

Ｃ０線１２３上の直列化命令後フェッチ標識ＦＱ　（Ｎ
ＡＰＲ）、８２は、ＤＩＤＯＩＤ−ルド：ＬＳＩＤＳＯ
，ＩＤ５Ｏにゲートされる。

ある要求に対してＮＡＰＲ＞ＮＩＰＲＯＯＳ状態が存在
する場合、線１２９上に提供されるＦＱ　（ＮＵＰＲ）
、ＩＤＦＯと名付ける信号を使って、第５図に示すＮＵ
ＰＲが現在指しているＦＱＥ内のＩＤＦＯフィールドで
ある、割り振られたＯＯＳＤＴエントリ内に書き込まれ
たＤＩＤＯを決定するために、ＮＵＰＲが指すＦＱＥが
使用される。

ＮＡＰＲ＞ＮＩＰＲ状態の場合、ＤＩＤＯは、ＤＩＤＯ
を表すＦＱエントリをアドレスするＮＵＰＲ（次の未フ
ェッチ・ポインタ・レジスタ）の動作によって選択され
る。ＮＵＰＲによるＤＩＤＯの決定が必要になるのは、
ＮＡＰＲポインタがＮＩＰＲポインタより大きくなって
、ＮＡＰＲポインタとＮＵＰＲポインタの間に、フェッ
チ要求を行なっていない少なくとも１つのＦＱエントリ
が存在することを示すときである。このとき、ＮＵＰＲ
は、最初ＮＡＰＲポインタにセットされ、ＮＩＰＲポイ
ンタの方向で次のＦＱエントリを指すようにＮＵＰＲポ
インタが減分される。フェッチ要求（ＦＲ）ビットは、
ＦＱエントリがテストされるとき使用され、ＦＲが０に
等しくならない限り、ＮＵＰＲは再び減分される。ＮＵ
ＰＲがＦＲ＝ＯのＦＱエントリを選択するまで、このテ
ストが繰り返される。

次に、ＮＵＰＲによって選択されたＦＱＥのＩＩＤ及び
オペランド＃が、ＯＯＳＤＴエントリに対するＤＩＤＯ
として読み出される。ＮＡＰＲによって選択された現Ｆ
ＱＥのＩＩＤ及びオペランド＃が、同じ０Ｏ８ＤＴエン
トリに対する対応するＩＤＦＯとして読み出される。ま
た、ＮＡＰＲエントリのＥＡが読み出されて、選択され
た現ＯＯＳＤＴエントリ内に書き込まれ、０Ｏ８ＤＴエ
ントリ内のＶビットが１にセットされて、そのエントリ
を有効にする。

疑似ＯＯＳ状態が存在しないとき、ＮＵＰＲ動作は、次
の表現によって記述することができる。

ＮＡＰＲ＝ＮＩ　ＰＲ＝ＮＵＰＲの場合、０Ｏ８ＦＱエ
ントリがなく　　（ＯＯＳＤＴエントリが割り振られて
いす）、ＮＵＰＲはどのＤＩＤＯも選択できない、ＮＡＰＲが＝Ｎ　Ｉ　ＰＲでないとき、ＮＵＰＲをＮＡ
ＰＲにセットするＮＡＰＲは割り振られた０Ｏ８ＤＴエントリに対するＩ
ＤＦＯをもつＦＱエントリを選択するが、ＮＵＰＲはＮ
ＵＰＲ＝ＮＡＰＲの間どのＤＩＤＯも選択しない、ＮＵ
ＰＲを、より小さいＩＩＤをもつ次の各ＦＱＥを指すよ
うに−１ずつ減分し、ＦＱＥのＦＲ＝１の場合、再び減
分する。

ＦＱＥのＦＲ＝Ｏのとき、ＮＵＰＲの減分を停止する。

ＮＡＰＲがそのＩＤＦＯをもつＦＱＥを指している閏に
、ＮＵＰＲポインタは、０Ｏ８ＤＴエントリに対するＤ
ＩＤＯをもつＦＱＥを選択する。

ＳＢからのフェッチの場合、ＤＩＤＯは、ＮＡＰＲによ
って選択されたＦＱエントリのＯＳＣ制御フィールド、
すなわちＦＱ　（ＮＡＰＲ）、ＩＤ５Ｏ（Ｏ２０）であ
り、このＦＱエントリ以前のＳＢに対する最後のストア
要求を識別する。次に、ＩＤ５Ｏ（Ｏ２０）で識別され
るＳＱエントリ内のＦＳＢビットがオンにセットされる
。ＦＱエントリ内のＳＢＲ（ストア・バッファ番号）フ
ィールドが、そのストア要求に対するＦＱエントリが生
成されたときに、ＳＢ内の割り当てられた位置でセット
される。ＳＢフェッチは、同じＦＱ要求に対するキャッ
シユ・ヒツトがデータを返すことができるとき（標準デ
ータ返送時）より前にデータを返すので、早目フェッチ
と見なされる。

キャッシュ・ミスの場合に０Ｏ８ＤＴエントリが生成さ
れたときは、割り振られた０Ｏ８ＤＴエントリ内のＩＤ
ＦＯフィールドとＤＩＤＯＩＤ−ルドは、その代りに、
ミス信号とともにＬ１キャッシュから返送されたＲＥＴ
ＵＲＮ、ＩＤＦＯにセットされる。線１３８から提供さ
れるキャッシュ・ミス信号が、ゲー）１４９．１５２、
及び１５３をイネーブルする。これらのゲートは、割り
振られた０Ｏ８ＤＴ二ントリ内のＩＤＦＯフィールド、
ＥＡフィールド、及びＭフィールドに、それぞれ線１３
２上でＲＥＴＵＲＮ、ＩＤＦＯ，線１３３上でＲＥＴＵ
ＲＮ、ＥＡ、線１３７から状態１をゲートする。

ＯＯＳＤＴ直列化制御：ＯＯＳＤＴ実施例はまた、命令ストリーム内の直列化命
令の影響を受けるオペランドのオーバラップしたフェッ
チをも支援する。０Ｏ８ＤＴ実施例は、直列化命令に出
会ったときに命令ストリームの実行を遅らせる通常の直
列化オーバヘッドを解消または軽減し、通常のシステム
で発生する、直列化命令に対する命令復号プロセスの停
止を回避する。

直列化命令の影響を受けるフェッチ・オペランドは、Ｆ
Ｑ内の各エントリに直列化制御ビット・フィールドＳ１
及びＳ２を追加することによってタグ付けされる。直列
化命令の各フェッチ・オペランドのＦＱＥ内のビットＳ
１がオンに（１に）セットされる。直列化命令に続く命
令のフェッチ・オペランドに対するＦＱＥ内のビットＳ
２が、その直列化命令が実行を完了する前の期間中にオ
ンに（１に）セットされる。１にセットされたＳｌまた
は８２ビツトによってタグ付けされたすべてのフェッチ
・オペランドは、本発明では疑似ＯＯＳフェッチ・オペ
ランドとして処理される。それらは、ＮＡＰＲとＮＩＰ
Ｒの間の関係を使用しないので、疑似ＯＯＳフェッチと
見なされる。

ＳｌまたはＳ２がオンのＦＱＥに対してＬ１キャッシュ
要求が発行されると、ＦＱ　（ＮＡＰＲ）、ＥＡ倍信号
第１７図からの線７３上で第２４図の０Ｏ８ＤＴ実施例
に送られる。０Ｏ８ＤＴ実施例では、この信号により、
疑似ＯＯＳフェッチ要求に対する０Ｏ８ＤＴエントリ、
を割り振る。

直列化命令のＯＯＳ処理は、ＰＳＯＰ　（前のストア・
オペランド・ポインタ）レジスタ及びＬＳＩＤＳＯレジ
スタによって支援される。どちらのレジスタも、第６図
に示されている。

ｐｓｏｐレジスタは、新しく生成された各ＳＱエントリ
内のＩ　ＤＳＯを受け取る。受け取られた各ＩＤ５Ｏは
、ｐｓｏｐレジスタ内のＩＤ５Ｏにオーバレイする。し
たがって、ＰＳＯＰレジスタは、最後に復号されたスト
ア・オペランドのＩＤ５Ｏを維持する。ただし、ＰＳＯ
Ｐの内容は、直列化命令が復号されたとき凍結される。

ＬＳＩＤＳＯレジスタは、それぞれが次のものにオーバ
レイした、復号された各直列化命令の各ストア・オペラ
ンドのＩＤ５Ｏを受け取る。したがって、ＬＳＩＤＳＯ
レジスタは、現在復号されている直列化命令の最後に復
号されたストア・オペランドのＩＤ５Ｏを記憶する。

したがって、いずれかの直列化命令が復号されていると
き、ＰＳＯＰレジスタは、その直列化命令の直前の最後
のストア・オペランドのＩ　ＤＳＯを含む。復号が進む
につれて、直列化命令のために要求される各フェッチに
対して割り振られたＦＱＥ内の８１ビツトが、オンにセ
ットされる。ただし、直列化命令内のストア・オペラン
ドに対するＦＱＥは含まない。５１＝１の各ＦＱＥ要求
に対して０Ｏ８ＤＴエントリが作成され、そのＤＩＤｏ
ＩＤ−ルドは、ＰＳＯＰレジスタ内の現ＩＤ５Ｏ内容（
ＰＳＯＰ、ＩＤ５Ｏ）にセットされる。

直列化命令がその実行を完了する前に、後続の命令はそ
のオペランド指定を復号することができ、次いで、直列
化命令の実行とオーバラップする後の各フェッチ・オペ
ランドに対して割り振られた各ＦＱＥ内の８２ピツトが
オンにセットされる。

直列化命令の最後に復号されるオペランド指定は、スト
ア・オペランドに対するものであることもあるが、すべ
ての直列化命令がストア・オペランドをもつわけではな
い。直列化命令がストア・オペランドをもつ場合、最後
のストア・オペランドを表すＳＱＥ内のＩＤ５Ｏがセッ
トされて、ＬＳ　ＩＤ５Ｏレジスタに入れられる。５２
＝１のＦＱＥ要求に対して作成された０Ｏ８ＤＴエント
リ内のＤＩＤＯＩＤ−ルドが、ＬＳ　Ｉ　ＤＳＯレジス
タ内の現ＩＤ５Ｏの内容（ＬＳＩＤＳＯ，ＩＤ５Ｏ）に
セットされる。

データ返送：フェッチ要求を満たすためキャッシュからデータが返さ
れるとき、０Ｏ８ＤＴエントリに対するＤＩＤＯＩＤ性
の決定が行なわれる。このデータ返送動作では、ＸＩ要
求に対するＯＯＳ露出ウィンドウを終了するために０Ｏ
８ＤＴ内でいずれかの０Ｏ８ＤＴエントリを除去（無効
化）すべきかどうか、または異なるオペランドのための
データの返送を待つように１つまたは複数の０Ｏ８ＤＴ
エントリの除去従属性を変更すべきかどうかを判定する
。

キャッシュ回路は、各キャッシュ要求とともに提供され
たＥＡ及びＩＤＦＯまたはＩＤ５Ｏを記憶する。これら
は記憶階層内でそのデータがアクセスされるとき、要求
されたデータにタグ付けされる。記憶階層が要求された
データのアクセス（フェッチまたはストア）を完了した
とき、キャッシュは、フェッチされたデータまたはキャ
ッシュ・ミス信号と同時にＥＡ及びＩＤＦＯを返送する
ことによって、あるいはストアに対する完了信号と同時
にＥＡ及びＩＤ５Ｏを返送することによって、アクセス
の完了を伝える。ＲＥＴＵＲＮ、ＩＤＦＯ及びＲＥＴＵ
ＲＮ、ＥＡが、第２４図の線１３２及び１３４上で受け
取られる。

第２５図は、第２４図に見られる並列論理回路１７２を
より詳細に示したものである。回路１７２は、各ＲＥＴ
ＵＲＮ、ＩＤＦＯを、すべての有効０Ｏ８ＤＴエントリ
内のすべてのＩＤＦＯフィールド及びすべてのＤＩＤＯ
ＩＤ−ルドと、並列に比較する。Ｍ＝Ｏであり、かつ０
Ｏ８ＤＴエントリｉがＲＥＴＵＲＮ、ＩＤＦＯに等しい
０Ｏ８ＤＴ　（ｉ）、ＩＤＦＯフィールドをもつことが
判明した場合、その０Ｏ８ＤＴ　（ｉ）、ＤＩＤＯＩＤ
−ルドがＤＩＤＯＲＥＧと呼ぶレジスタに読み込まれ、
ＤＩＤＯＲＥＧ内のＶビット・フィールドがオンに（状
態１に）セットされる。（エントリｉ内のＩＤＦＯフィ
ールド及びＤＩＤＯＩＤ−ルドは、０Ｏ８ＤＴ　（ｉ）
、ＩＤＦＯ及び０Ｏ８ＤＴ（ｉ）、ＤＩＤＯｌまたはＩ
ＤＦＯ（ｉ）及びＤＩＤＯ（ｉ）として表されることが
ある。）しかし、０Ｏ８ＤＴ内の１つまたは複数のエン
トリｊ内でＲＥＴＵＲＮ、ＩＤＦＯに等しいＤＩＤＯＩ
Ｄ−ルドが見つかった場合は、そのＤＩＤＯＲＥＧ、Ｄ
ＩＤＯがテーブル内の各ＯＯＳＤＴ（ｊ）、ＤＩＤＯＩ
Ｄ−ルドにコピーされる。この処理によって０Ｏ８ＤＴ
エントリｊに対する従属性が変更され、その結果、それ
らの除去はその後はＤＩＤＯ（１）で識別されるオペラ
ンドのためのデータの返送によって制御されるようにな
る。

しかし、０Ｏ８ＤＴ　（ｉ）エントリが見つからなかっ
た場合は、ＲＥＴＵＲＮ、ＩＤＦＯに等しｔ、１ＤＩＤ
ｏ（ｊ）フィールドについて、見つかった各ＯＯＳＤＴ
エントリｊが、そのｖ＝Ｏをセットすることによって無
効にされる。

ＲＥＴＵＲＮ、ＩＤＦＯに等しい０Ｏ８ＤＴ（ｉ）、Ｉ
ＤＦＯフィールドをもつことが判明したいずれかのエン
トリ内でＭ＝１によってキャッシュ・ミスが指示された
とき、０Ｏ８ＤＴエントリｉが、そのｖ＝Ｏをセットす
ることによって無効にされる。なぜなら、そのデータを
受け取った彼は、その要求はもはやＯＯＳではないから
である。（Ｍ＝１の０Ｏ８ＤＴエントリ内ではＩＤＦＯ
とＤＩＤＯは等しい。）ストアの完了は、ＤＩＤＯ（ｊ）がＲＥＴＵＲＮ、ＩＤ
０（すなわちＩＤ５Ｏ）に等しいとき、ＯＯＳＤＴエン
トリに対して従属性効果をもつ。

ストアは概念的順序でアクセスされるので、ＯＯＳとは
見なされない。

ＯＯＳＤＴ　　ＸＩ動作：各ＸＩ要求は、ＥＡ　（Ｘｌ、ＥＡと呼ぶ）を提供し、
このＥＡがすべての０Ｏ８ＤＴエントリ内のＥＡと並列
に比較される。０Ｏ８ＤＴエントリの比較の結果が等し
い（ＸＩヒツト）場合は、命令再試行信号が発生され、
これによって再試行動作が開始される。

正確な動作の説明：ＯＯＳＤＴ実施例の動作は、以下の数学的記述によって
より正確に記述することができる。

１　、　　ＭＡＲＩＮＧ　ＥＮＴＲＩＥＳ　　ＩＮ　０
ＯＳＤＴ：１、ＳＥＴ　ＮＡＰＲＴｏ　ＰＯＩＮＴ　Ｔ
ｏ　ＮＥＸＴ　ＦＥＴＣＨＲＥＱＵＥＳＴ（ＦＱＥ）Ａ、ＩＦ　ＮＡＰＲ＞　　ＨＩＰＲ，ＴＨＥＮｌ）ＳＥ
Ｔ　ＮＵＰＲＴＯＰＯＩＮＴ　Ｔｏ　ＤＩＤＯＦＱＥ２
）　ＡＳＳＩＧＮ　０ＯＳＤＴ　ＥＮＴＲＹ、　＆　Ｓ
ＥＴ：ａ）　　０Ｏ３ＤＴ、Ｅ＾＝ＦＱ（ＮＡＰＲ）、
ＥＡｂ）　　ＯＯＳＤＴ、ＩＤＦＯ＝ＦＯ（ＨＡＰＲ）
、ＩＤＦＯｃ）　　０ＯＳＤＴ、ＤＩＤＯ＝ＦＱ（Ｎｌ
ｊＰＲ）、ＩＤＦＯｄ）ＯＯＳＤＴＪ＝１ＮＵＰＲ設定の決定。ＦＱＥフェッチＯＯＳに対する０
Ｏ８ＤＴエントリを作成する。

Ｂ、　ＩＦ　ＦＯ（ＮＡＰＲ）、ＦＳＢ＝１．７ＨＥＮ
１）　ＡＳＳＩＧＮ　０Ｏ３ＤＴ　ＥＮＴＲＹ、　＆　
ＳＥＴ：ａ）　ＯＯＳＤＴ、ＥＣＦＱ（ＮＡＰＲ）、Ｅ
Ａｂ）　ＯＯＳＤＴ、ＩＤＦＯ＝ＦＱ（ＨＡＰＲ）、Ｉ
ＤＦＯｃ）　ＯＯＳＤＴ、ＤＩＤＯ＝ＦＱ（ＨＡＰＲ）
、ＩＤ５Ｏ（ＯＳＣ）ｄ）　０ＯＳＤＴ、Ｖ＝１ＳＢＴｈらのフェッチに対する０Ｏ８ＤＴエントリをす
る。（ＦＳＢタイプの０Ｏ８ＤＴエントリの除去は、こ
の０Ｏ８ＤＴエントリに対するＯＳＣを引き起こす命令
の完了に従属する。）Ｃ，ＩＦ　ＦＱ（ＮＡＰＲ）、５
１＝１．７ＨＥＮ１）　ＡＳＳＩＧＮ　０ＯＳＤＴ　Ｅ
ＮＴＲＹ、　＆　ＳＥＴ：ａ）　ＯＯＳＤＴ、Ｅ＾＝Ｆ
Ｑ（ｔｉＡＰＲ）、ＥＡｂ）　ＯＯＳＤＴ、ＩＤＦＯ＝
ＦＱ（Ｎ、ＡＰＲ）、ＩＤＦＯｃ）　ＯＯＳＤＴ、ＤＩ
ＤＯ＝ＳＱ（ＰＳＯＰ）、ＩＤ５Ｏｄ）　ＳＥＴ　ＯＯ
ＳＤＴ、Ｖ＝１直列化命令の実行中のＦＱＥフェッチに対するＯＯＳＤ
Ｔエントリを作成する。（８１タイプのＯＯＳＤＴエン
トリの除去は、直列化命令の前のストア命令の完了に従
属する。）Ｄ、　ＩＦ　ＦＱ（ＨＡＰＲ）、５２＝１．　ＴＨＥＮ
ｌ）ＡＳＳＩＧＮ　０Ｏ３ＤＴ　ＥＮＴＲＹ、　＆　Ｓ
ＥＴ？ａ）　ＯＯＳＤＴ、ＥＡ＝ＦＯ（ＨＡＰＲ）、Ｅ
Ａｂ）　ＯＯＳＤＴ、ＩＤＦＯ＝ＦＯ（ＮＡＰＲ）、Ｉ
ＤＦＯｃ）　ＯＯＳＤＴ、ＤＩＤＯ＝ＬＳＩＤＳＯｄ）
　０ＯＳＤＴＪ＝１ＬＳ　ＩＤ５Ｏ内の直列化命令の前の最後のストアの前
に直列化命令ＦＱＥフェッチに対するＯＯＳＤＴエント
リを作成する。（８２タイプの０Ｏ８ＤＴエントリの除
去は、直列化命令の最後のストアの完了に従属する。）２、５ＥＮＤ’ＦＯ（ＮＡＰＲ）　ＦＥＴＣＨＲＥＱＵ
ＥＳＴ　ＴＯＣＡＣＨＥ３、　ＣＡＣＨＥ　Ｃ０ＨＴＲ
ＯＬＳ　ＲＥＭＥＭＢＥＲＩＤＦＯ＆　ＥＡ０ＦＲＥＱ
ＵＥＳＴ、　＆　ＩＦ　ＦＱ　（ＮＡＰＲ）　ＦＥＴＣ
ＨＲＥＯｕＥＳＴＭＩＳＳＥＳ　ＩＮ　ＴＨＥ　ＣＡＣ
ＨＥ、　ＩＴ　５ＥＨＤＳ　ＴＯ０ＯＳＤＴ：ＲＥＴｕ
ＲＮ、ＥＡ　＆　ＲＥＴＵＲＮ、　ＩＤＦＯＨＥＮ１）　　０Ｏ５ＤＴ　　ＡＳＳＩＧＮＳ　　ＥＮＴＲＹ
、　　＆　　ＳＥ丁Ｓ：ａ）　０ＯＳＤＴ、Ｅ＾＝ＲＥ
ＴＵＲＮ、ＥＡｂ）　０ＯＳＤＴ、ＩＤＦＯ＝ＲＥＴｔ
ｌＲＨ，ＩＤＦＯｃ）　０ＯＳＤＴ、ＤＩＤＯ＝ＲＥＴ
ＵＲＨ，ＩＤＦＯｄ）　ＯＯＳＤＴ、Ｖ＝１ｅ）　ＯＯＳＤＴ、Ｎ＝１キャッシュ・ミスの場合、ミス信号をもつ０Ｏ８ＤＴエ
ントリを作成する。（キャッシュ・ミスの０Ｏ８ＤＴの
除去は、キャッシュ・ミス・データの返送に従属する。

）ｎ、　０ＯＳＤＴ　ＦＱ　Ｃ０ＮＴＲ０Ｌ　ｆｏｒ　Ｓ
ＥＲＩＡＬＩＺＥＲｌＮ５ＴＲ１ｌＣＴＩＯＨＳ：（−時にただ１つの直列化命令が処理されるものと仮定
する）１、　ＮＯＲＭＡＬ　ＩＨＳＴＲＵＣＴＩＯＨＤＥＣＯ
ＤＩＮＧ、　ＡＮＤ　ＵＰＯＮＥＨＣＯＵＮＴＥＲＩＨ
Ｇ　ＥＡＣＨＮ０Ｗ−ＳＥＲＩＡＬＩＺＥＲＩＨＳＴＲ
ＵＣＴＩＯＨＨＡＶＩＨＧ　Ａ　５ＴＯＲＥ　０ＰＥＲ
ＡＮＤ？Ａ、　　ＤＥＣＯＤＥ　ＴＨＥ　５ＴＯＲＥ　
ｌＮ５ＴＲ１ｌＣＴＩＯＮＢ、　　ＡＳＳＩＧＨＡ　５
ＴＯＲＥ　ＱｌｌＥｔｌＥ　ＥＮＴＲＹ　（ＳＱＥ）Ｃ
，ＳＥＴ　ＩＤ５ＯＩＮ　ＳＱＥ　ＩＮＴＯＰＳＯＰ　
（前のストア・オペランド・レジスタ）Ｄ、　　Ｃ０ＨＴＩＮＵＥ　ＩＨＳＴＲＵＣＴＩＯＨＤ
ＥＣＯＤＩＮＧＰＲＯＣＥＳＳ１、　ＵＮＴＩＬ　Ａ　５ＥＲＩＡＬＩＺＩＮＧ　ＩＨ
ＳＴＲＵＣＴＩＯＨＩＳ　ＥＨＣＯＵＨＴＥＲＥＤ直列化命令前の動作におけるｒ前のストア」を決定する
。（ＰＳＯＰは、各直列化命令に出会う前に最後のスト
アをもつ。）２、５ＥＲＩＡＬＩＺＥＲＩＨＳＴＲｔｌＣＴＩＯＨＥ
ＨＣＯＵＨＴＥＲＥＤ＆　ＤＥＣＯＤＥＤ：Ａ、　ＰＲＯＶＩＤＥ　ＦＱＥ　ＦＯＲＥＡＣＨ５ＥＲ
ＩＡＬＩＺＥＲ−ＦＥＴＣＨ０ＰＥＲＡＮＤＳＥＴ　ＦＯＥ、５１＝１ＳＥＴ　ＦＱＥ、５２＝ＯＢ、ＳＥＴ　Ｃ０ＨＴＲＯＬＳ　ＴＯＨＯＬＤ　ｔｈｅ
　Ｃ０ＨＴＥＨＴＳＯＦ　　ＰＳＯＰ　　ｕＮｃＨＡＨ
ＧＥＤＣ，ＰＲＯＶＩＤＥ　ＳＱＥ　ＦＯＲＥＡＣＨ５
ＥＲＩＡＬＩＺＥＲＳＴＯＲＥ　　０ＰＥＲＡＮＤＤ、ＳＥＴ　　ＩＤ５ＯＯＦ　ＬＡＳＴ　５ＥＲＩＡＬ
ＩＺＥＲ５ＴＯＲＥＯＰＥＲＡＮＤＩＮＴＯＬＳＩＤＳＯ（最後の直列化命令のＩＤ５ＯＲ
ＥＧ）（直列化命令動作。）３、　Ｃ０ＮＴＩＮＵＥ　ＤＥＣＯＤＩＮＧ　ｌＮ５Ｔ
ＲＵＣＴＩＯＨＳ　ＡＦＴＥＲＳＥＲＩＡＬＩＺＥＲＡ、　ＰＲＯＶＩＤＥ　ＦＱＥ　ＦＯＲＥＡＣＨＦＥＴ
ＣＨ０ＰＥＲＡＮＤＳＥＴ　ＦＱＥ、５１＝ＯＳＥＴ　ＦＱＥ、５２＝１Ｂ、　ＰＲＯＶＩＤＥ　ＳＱＥ　ＦＯＲＥＡＣＨ５ＴＯ
ＲＥ　０ＰＥＲＡＮＤ（直列化命令後動作。）４、　ＣＯＭＰＬＥＴＥ　ＰＲＩＯＲ５ＴＯＲＥ　０Ｐ
ＥＲＡＴＩＯＮＩＮＤＩＣＡＴＥＤ　　ＩＮ　　ＰＳＯ
Ｐ（前のストアは、その復号後いつでも完了できる。）５、　ＳＥＴ　ＦＱＥ（ＡＬＬ）、Ｓｌ　＝　０６、　
ＣＯＭＰＬＥＴＥ　５ＥＲＩＡＬＩＺＥＲ５ＴＯＲＥ　
０ＰＥＲＡＴＩＯＮ（直列化命令ストアは、直列化命令
の復号及びｒ前のストア」がともに完了した後、いつで
も完了できる。）？、　Ａ、　ＳＥＴ　ＦＯＲ（ＡＬＬ）、Ｓ２　＝　Ｏ
Ｂ、　ＳＥＴ　Ｃ０ＮＴＲ０ＬＳ　ＴＯＡＬＬＯＷ　Ｐ
ＳＯＰ　ＴＯＣＩＩＡＮＧＥ８、　ＧＯＴＯ１，ＡＢＯ
ＶＥ　Ｔｏ　Ｃ０ＨＴＩＮｔｌＥ　ＥＸＥＣＵＴＩＨＧ
ＦＯＬＬＯＷＩＮＧ　ｌＮ５ＴＲＵＣＴＩＯＮＳＩＩ１
．　　ＲＥＭＯＶＡＬ　ＯＦ　０ＯＳＤＴ　ＥＮＴＲＩ
ＥＳ：Ａ、　ＳＥＴ　ＤＩＤＯＲＥＧ、Ｖ＝ＯＢ、　ｉ
　＝ＯＴＯＰ　　（すべての０Ｏ８ＤＴエントリ上で並
列であることが好ましい）１）　ＩＦ（ＯＯＳＤＴ（ｉ）、ＩＤＦＯ＝ＲＥＴＵＲ
Ｈ，ＩＤＦＯ＆　Ｖ（ｉ）＝１　＆　Ｍ（ｉ）＝Ｏ）、
ＴＩＩＥＨａ）　ＳＥＴ　ＤＩＤＯＲＥＧ、ＤＩＤ（Ｃ
ＯＯＳＤＴ（ｉ）、ＤＩＤＯｂ）　ＳＥＴ　ＤＩＤＯＲ
ＥＧ、Ｖ＝１（ＯＯＳＤＴ　（１）＝ＲＥＴＵＲＮ、ＩＤＦＯを探し、０Ｏ８ＤＴ（ｉ）が見つかった場合、ＤＩＤＯ（ｉ）をセットしてＤ　Ｉ　ＤＯＲＥＧと呼ぶレジスタ内のＤＩＤＯフィールドに入れ、有効ビットＶ＝１にセットする。）２）　ＩＦ（ＯＯＳＤＴ（ｉ）、ＩＤＦＯ＝ＲＥＴｕＲ
Ｈ，ＩＤＦＯ＆　Ｖ（ｉ）＝１　＆　Ｍ（ｉ）＝１）、
ＴＨＥＨａ）　ＳＥＴ　０ＯＳＤＴ（ｉ）、Ｖ＝０（Ｏ
ＯＳＤＴ　（ｉ）が見つかり、Ｍ＝１でキャッシュ・ミスを表す場合、０Ｏ８ＤＴ　（ｉ）を除去する。）ＨＤＤＯＣ，ＩＦ　（ＤＩＤＯＲＥＧ、Ｖ＝Ｏ）、　ＴＨＥＮｌ
）　ＩＦ（ＡＮＹ　０ＯＳＤＴ（ｊ）、ＤＩＤＯ＝ＲＥ
ＴＵＲＨ，ＩＤＦＯ）。

ＨＥＮａ）　ＳＥＴ　ＡＮＹ　０ＯＳＤＴ（ｊ）、Ｖ＝０（Ｏ
ＯＳＤＴ　（ｉ）が見つからない場合、ＤＩＤＯ（ｊ）＝ＲＥＴＵＲＮ　　ＩＤＦＯの０Ｏ８ＤＴ（ｊ）を探し、見つかった場合は、各ＯＯＳＤＴ（ｊ）を除去する。）Ｄ、　　ＥＬＳＥ１）　　ＩＦ（ＡＮＹ　０ＯＳＤＴ（ｊ）、ＤＩＤＯ＝
ＲＥＴＵＲＨ，ＩＤＦＯ）。

ＴＨＥＭａ）　　ＳＥＴ　０ＯＳＤＴ（ｊ）、ＤＩＤＯ＝ＤＩＤ
ＯＲＥＧ。

ＩＤ０（ＯＯＳＤＴ　（ｉ）が見つかった場合、各ＤＩＤＯ（ｊ）をＤＩＤＯ（ｉ）にセットする。）ＩＶ、　５ＴＯＲＥ　ＣＯＭＰＬＥＴＩＯＨＲＥＧＡＲ
ＤＩＮＧ　０Ｏ３ＤＴ：（ストア・オペランドは概念的
順序でアクセスされ、したがってＯＯＳではないので、
ＯＯＳＤＴエントリをもたない。）ＩＦ　（ＯＯ３ＤＴ（ＡＮＹ）、ＤＩＤＯ＝ＳＴＯＲＥ
　ＣＯＭＰＬＥＴＥ、ＩＤＳＯ）ＴＨＥＭ　ＳＥＴ　０
ＯＳＤＴ（ＡＮＹ）、Ｖ＝０（ストア完了は命令完了を
指示し、これによって、この命令のフェッチに対する０
Ｏ８ＤＴエントリが除去される。）Ｖ　、　ＸＩ　ＨＡＮＤＬＩＮＧ　ＢＹ　０Ｏ３ＤＴ：
ＩＦ　０ＯＳＤＴ（ＡＮＹ）、ＥＡ　＝　Ｘｌ、ＥＡＨ
ＥＮＳＩＧ）ＩＡＬ　ＴＨＥ　ＣＯＭＰＬＥＴＩＯＨＱｕＥ
ＵＥ　（ＣＧ）　ＴＯＲＥＳＥＴ　ＡＬＬ　ｌＮ５ＴＲ
ＵＣＴＩＯＨＥＸＥＣＩＩＴＩＯＨＩＮＰＲＯＣＥＳＳ
　Ａ）４Ｄ　ＢＥＧＩＮ　ＥＸＥＣＵＴＩＯＨＦＲＯＭ
　ＯＬＤＥＳＴＩ）ＩＣＯＭＰＬＥＴＥ　ＩＨＳＴＲ１
ｌＣＴＩＯＨ

【図面の簡単な説明】

第１図は、多重プロセッサ（ＭＰ）環境におけるプロセ
ッサ及びそれと記憶階層とのインタフェースを示す構成
図である。第２Ａ図は、概念的順序のアーキテクチャ規則、及び概
念的順序から外れてオペランドをフェッチすることによ
りそれらの規則にどう違反するのかを示す、ストア及び
フェッチ図である。第２Ｂ図は、実行前と実行後の命令ならびに実行が未完
了の命令を含む、プロセッサにおけるパイプライン式命
令シーケンスを示す図である。第３図は、シーケンス内の他のオペランドに対して早目
または遅日であるため、順序外れ（ＯＯＳ）となってい
るオペランドを含む、フェッチ・オペランドのシーケン
スを示す図である。第４図は、ＡＰＲ，ＮＡＰＲｌＮＵＰＲ，ＮＩＰＲ，Ｄ
ＱＰＲという複数のポインタ・レジスタを有するフェッ
チ待ち行列（ＦＱ）を示す図である。第５図は、各ＦＱエントリ内のフィールドを表す図であ
る。第６図は、ストア待ち行列（ＳＱ）とそれに関連するス
トア・バッファ（ＳＢ）、前のストア・オペランド・ポ
インタ・レジスタ、及び最後の直列化命令ＩＤ５Ｏ（識
別済みストア・オペランド）を示す図である。第７図は、各ＳＱエントリ内のフィールドを表す図であ
る。第８図は、直列化命令後フェッチ（ＰＳＩ　ＦＴ）制御
を示す図である。第９図は、本発明の一実施例の各キャッシュ・エントリ
に関連するＯＯＳビット・フィールドを示す図である。第１０図は、第９図に示すＯＯＳビット・フィールドを
使用する実施例を示す図である。、第１１図は、本発明の別の実施例の各キャッシュ・エ
ントリに関連するＯＯＳ識別子（ＯＯＳＩＩＤ）フィー
ルドを示す図である。第１２図は、第１１図に示すＯＯＳＩＩＤフィールドを
使用する実施例を示す図である。第１３図は、ＯＯＳビット実施例及びＯＯＳＩＩＤ　　
ビット実施例で使用されるＮＡＰＲ及びＮＩＰＲ制御手
段を示す論理図である。第１４図は、ＡＰＲ制御手段を示す論理図である。第１５図は、ＤＱＰＲ制御手段を示す論理図である。第１６図は、ＦＱエントリ内のＶ　（Ｏ２０）ピットを
リセットするためのリセット論理回路を示す図である。第１７図は、Ｌｌ　（ＥＡ）、ＯＯＳビツトのセットと
リセットを行なうための論理回路を示す図である。第１８図は、ＯＯＳウィンドウの一例を示すサイクル・
タイミング図である。第１９図は、命令完了待ち行列（ＣＱ）とそのポインタ
・レジスタを示す図である。第２０図は、ＣＱエントリ内のフィールドを示す図であ
る。第２１図は、ＣＱとともに使用されるＩＤＰＲ（命令復
号ポインタ・レジスタ）に対する制御を示す論理図であ
る。第２２図は、命令再試行動作を開始する際に使用される
制御を示す論理図である。第２３図は、０Ｏ８ＤＴ実施例で使用されるＮＡＰＲ及
びＮＩＰＲ制御手段を示す論理図である。第２４図は、ＯＯＳＤＴ（順序外れ従属性テーブル）と
その制御を示す図である。第２５図は、ＯＯＳＤＴ実施例で使用されるデータ返送
用並列論理回路の詳細な構造を示す図である。１１・・・・命令フェッチ制御機構、１２・・・・復号
器、１ｅ・・・・オペランド・アドレス生成（ＡＧＥＮ
）／要求装置、１８・・・・変換ルックアサイド・テー
ブル（ＴＬＢ）、１９・・・・Ｌ１キャッシュ、２１・
・・・オペランド・フェッチ待ち行列、２２・・・・オ
ペランド・ストア待ち行列、２３・・・・実行装置、２
４・・・・オペランド・ストア・バッファ、２６・・・
・Ｌ２キャッシュ、２７・・・・主記憶装置、３１・・
・・シーケンス制御装置、３２・・・・命令実行制御機
構、３３・・・・プログラム割込み制御機構。

Claims

【特許請求の範囲】

（１）各プロセッサ内で実行されているプログラム中の
命令の概念的順序が、そのプロセッサ内での割り当てら
れた命令識別子（ＩＩＤ）の順序によって示され、かつ
命令のオペランドにその命令のＩＩＤが割り当てられる
ようにして、プロセッサ上で実行されているプログラム
によって命令が提供される順序で、少なくとも復号され
た各記憶命令に順番にＩＩＤを割り当てる、プロセッサ
内の命令復号手段と、フェッチ・オペランドに割り当てられたＩＩＤの概念的
順序に関係なく、前記復号手段によって復号された各フ
ェッチ・オペランド指定に対するフェッチ・データを返
すよう記憶装置に要求する手段と、ストア・オペランドに割り当てられたＩＩＤの概念的順
序を考慮して、前記復号手段によって復号された各スト
ア・オペランド指定に対するデータを記憶する手段と、フェッチ・オペランドに対する順序外れ（ＯＯＳ）状態
を検出する手段と、前記ＯＯＳ検出手段によってＯＯＳ状態が検出されない
限り、記憶装置から返されるフェッチの順序に関係なく
、すべてのフェッチ・オペランド及びストア・オペラン
ドを受け取り、各命令の実行を概念的順序で完了する命
令実行手段と、前記ＯＯＳ検出手段によって検出された
ＯＯＳ状態のフェッチ・オペランドを有する命令をプロ
グラムの順序で再実行することを含めて、プログラムの
命令を実行する手段とを含む、データ処理システム。
（２）前記ＯＯＳ検出手段が、フェッチ要求のＩＩＤが、割り当てられたＩＩＤの順序
であり、オペランドが概念的順序であることを示すか否
かを判定するため、現フェッチ要求のＩＩＤを最も古い
未フェッチ要求のＩＩＤと比較する手段と、フェッチ要求のＩＩＤが割り当てられた順序でないこと
を前記比較手段が示す場合、比較されたフェッチ要求の
一方または両方がＯＯＳ状態であることを知らせる信号
を供給する手段とを含む、請求項１に記載の、データ処
理システム。
（３）記憶装置からデータをフェッチするための準備の
処理でオペランドに対する複数のフェッチ要求表現を有
し、少なくとも要求されたデータが得られるまで各フェ
ッチ要求表現を保持する、要求保持手段と、フェッチされるデータの記憶アドレスを含み、かつフェ
ッチ要求に対する前記信号手段からのＯＯＳ状態信号を
含む、フェッチ要求に対するフェッチ要求表現に情報を
記憶するための手段とを含む、請求項２に記載の、デー
タ処理システム。
（４）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各ＣＰＵが、Ｌ１キャ
ッシュ内の各データ単位に対するエントリをもつＬ１デ
ィレクトリを有する専用Ｌ１キャッシュと、フェッチ要求表現に記憶されたＯＯＳ状態信号を有する
フェッチ要求によってアクセスされたＬ１エントリに関
連するＯＯＳフィールドをオンにセットする手段と、別のＣＰＵからの相互無効化（ＸＩ）要求と共に提供さ
れた記憶アドレスに等しい記憶アドレスをもつＬ１エン
トリを無効にするＸＩ手段と、別のＣＰＵのＸＩ要求が
あるかどうか、アクセスされたＬ１エントリに関連する
ＯＯＳ状態フィールドをテストする手段と、ＸＩ要求が
あるかどうか前記試験手段によってテストされたＯＯＳ
状態フィールドをオンにセットしたオペランドをもつ命
令から、またはその命令の前で、プログラムを再実行す
べく前記実行手段を始動する手段とを含む、請求項３に記載の、データ処理システム。
（５）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各Ｌ１ディレクトリ・
エントリに関連するＯＯＳフィールドが、ＯＯＳ状態信
号を伴う表現をもつフェッチ要求によってアクセスされ
たことに応答してオンにセットされるＯＯＳビットを含
む、請求項４に記載の、データ処理システム。
（６）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各ＣＰＵが、フェッチ
要求がキャッシュ・ミスでデータが返されない間に要求
された、すべてのフェッチに関連するＯＯＳビットをオ
ンにセットするＯＯＳビット・ターンオン手段を含む、
請求項５に記載の、データ処理システム。
（７）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各ＣＰＵが、直列化命
令がその実行を完了するまで、前記直列化命令の復号か
ら要求されたすべてのフェッチに関連するＯＯＳビット
をオンにセットするＯＯＳビット・ターンオン手段を含
む、請求項５に記載の、データ処理システム。
（８）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各ＣＰＵが、フェッチ
された記憶装置から記憶オペランドに対するデータを受
け取る、ＣＰＵの命令／実行部分内のストア・バッファ
と、ストア・バッファ内の記憶オペランドに対するデータに
アクセスするフェッチ要求によってアクセスされたＬ１
ディレクトリ・エントリに関連するＯＯＳビットをオン
にセットするＯＯＳビット・ターンオン手段とを含む、請求項５に記載の、データ処理システム。
（９）プロセッサが多重プロセッサ・システム（ＭＰ）
内の複数のＣＰＵの１つであり、各ＣＰＵが、ストア・
バッファからの記憶オペランドに対するデータにアクセ
スしているフェッチ要求がなく、キャッシュ・ミスでデ
ータが返されないフェッチ要求がなく、直列化タイプの
命令のフェッチ・オペランドに対する処理されているフ
ェッチ要求がなく、かつＯＯＳ状態の標識をもつ前記要
求保持手段内のフェッチ要求表現がないとき、Ｌ１ディ
レクトリに関連するすべてのＯＯＳビットをオフにリセ
ットするＯＯＳビット・ターンオフ手段と、Ｌ１ディレ
クトリ・エントリに関連するＯＯＳビットをオンにセッ
トできるようにするために、前記ＯＯＳビット・ターン
オフ手段からの出力に応答してＯＯＳモード状態にセッ
トされるＯＯＳモード状態手段とを含む、請求項５に記載の、データ処理システム。
（１０）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、前記ＯＯＳモード状
態手段がさらに、オンにされたＯＯＳビットの数をカウントするカウンタ
手段と、前記カウンタ手段が所定のカウントに達したときに作動
されて、ＯＯＳモード・ディスエーブル状態にセットさ
れた前記ＯＯＳモード状態手段をオフにリセットする、
ＯＯＳディスエーブル手段とを含む、請求項９に記載の、データ処理システム。
（１１）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、各Ｌ１ディレクトリ
・エントリに関連するＯＯＳフィールドが、各Ｌ１ディレクトリ・エントリに関連するＯＯＳＩＩＤ
（命令識別子）フィールドと、ＯＯＳＩＩＤフィールドを、ＯＯＳ状態信号に関連する
Ｌ１ディレクトリ・エントリにアクセスするフェッチ要
求のＩＩＤにセットする手段とを含む、請求項４に記載の、データ処理システム。
（１２）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、ＣＰＵが、ＯＯＳ標
識をもつ各フェッチ要求のＩＩＤを受け取り、それをタ
グ・エントリの各フェッチ要求によってアクセスされた
Ｌ１ディレクトリ・エントリに対応する位置に一時的に
記憶するＯＯＳＩＩＤタグ記憶手段と、各タグ・エントリの有効性を示す手段とを含む、請求項
１１に記載の、データ処理システム。
（１３）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、ＣＰＵが、前記ＸＩ
手段によってアクセスされたＬ１ディレクトリ・エント
リに対応するタグ・エントリの有効性を検出する手段と
、タグ・エントリが有効であることを前記検出手段が示し
た場合に、タグ・エントリ内のＯＯＳＩＩＤを読み取る
手段と、前記読取り手段によって読み取られたＯＯＳＩＩＤを有
する命令から、またはその命令の前に、現プログラムの
実行を再開する手段とを含む、請求項１２に記載の、デ
ータ処理システム。
（１４）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、ＣＰＵが、前記読取り手段によって読み取られたＯＯＳ
ＩＩＤを有するタグ・エントリを無効状態にリセットす
る手段を含み、前記リセット手段が、完了された各命令のＩＩＤを提供する手段と、読み取ら
れたタグ・エントリ内のＯＯＳＩＩＤを、完了された各
命令のＩＩＤと比較し、比較の結果が等しいとき、その
タグ・エントリを無効状態にセットする手段とを含む、請求項１３に記載の、データ処理システム。
（１５）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、ＣＰＵが、ＯＯＳ標
識をもつ各フェッチ要求のＥＡ（有効アドレス）を受け
取り、スタック・エントリの、受け取ったＯＯＳＩＩＤ
に対応する位置にそれを一時的に記憶するＯＯＳＩＩＤ
スタック記憶手段と、各スタック・エントリの有効性を示すための手段とを含
む、請求項１３に記載の、データ処理システム。
（１６）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、タグ・エントリ無効
化手段が、前記開始手段に応答して完了された各命令のＩＩＤを提
供する手段と、完了された各命令のＩＩＤをもつ、前記スタック記憶手
段内の有効なスタック・エントリを見つける手段と、見つかったスタック・エントリ内のＥＡを読み出す手段
と、読み出されたＥＡをもつ前記タグ記憶手段内のタグ・エ
ントリ内でＯＯＳＩＩＤを探し出す手段と、探し出したタグ・エントリを無効状態にセットする手段
とを含む、請求項１５に記載の、データ処理システム。
（１７）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、エントリ無効化手段が、すべてのタグ・エントリを無効
化する手段を含む、請求項１３に記載の、データ処理システム。
（１８）プロセッサが多重プロセッサ・システム（ＭＰ
）内の複数のＣＰＵの１つであり、エントリ無効化手段が、すべてのタグ・エントリ及びす
べてのスタック・エントリを無効化する手段を含む、請求項１５に記載の、データ処理システム。
（１９）直列化タイプの命令を復号するときに、直列化
命令フィールドをフェッチ・オペランド要求表現の直列
化命令状態にセットするプロセッサ内の手段と、直列化命令フィールドがフェッチ・オペランド要求表現
の直列化命令状態にセットされたときフェッチ・オペラ
ンドのＯＯＳ状態の発生の有無を検出し、前記オペラン
ドに割り当てられたＩＩＤを提供する検出手段と、前記検出手段によって提供されたＯＯＳＩＩＤをもつ命
令を含む現プログラムの再実行を開始する手段とを含む
、請求項２に記載の、データ処理システム。
（２０）複数のプロセッサと、データ及び命令を記憶す
るために前記複数のプロセッサによって共通に使用され
る記憶装置とを有する多重プロセッサ・システム（ＭＰ
）であって、各プロセッサが、そのプロセッサが最近に
使用したデータ単位を記憶するためのキャッシュ手段と
、各プロセッサ内で実行されているプログラム中の命令の
概念的順序が、そのプロセッサ内での割り当てられた命
令識別子（ＩＩＤ）の順序によって示され、かつ命令の
オペランドにその命令のＩＩＤが割り当てられるように
して、プロセッサ上で実行されているプログラムによっ
て命令が提供される順序で、少なくとも復号された各記
憶命令に順番にＩＩＤを割り当てる、命令復号手段と、
フェッチ・オペランドに割り当てられたＩＩＤの概念的
順序に関係なく、前記復号手段によって復号された各フ
ェッチ・オペランド指定に対するフェッチ・データを返
すよう前記キャッシュ手段に要求する手段と、ストア・オペランドに割り当てられたＩＩＤの概念的順
序を考慮して、前記復号手段によって復号された各スト
ア・オペランド指定に対するデータにアクセスする手段
と、割り当てられた順序から外れた割り当てられたＩＩＤを
もつフェッチ・オペランドに対する順序外れ（ＯＯＳ）
状態を検出する手段と、前記フェッチ・オペランドが前記検出手段によってＯＯ
Ｓとして検出される期間としてのＯＯＳウィンドウを決
定する手段と、少なくとも前記ＯＯＳウィンドウの間、前記プロセッサ
のキャッシュ内の影響を受けるエントリと連想式に、フ
ェッチ・オペランドに対するＯＯＳ標識を、ＭＰ内のす
べてのプロセッサがアクセス可能な位置に記憶する手段
と、他の各プロセッサ内のキャッシュからの記憶すべきデー
タ単位のすべてのコピーを無効にするため、ＭＰ内の他
の各プロセッサがそのキャッシュ内にストアを行なうこ
とを要求するとき、そのプロセッサに送られる相互無効
化（ＸＩ）要求を発生する手段と、ＯＯＳウィンドウの間に別のプロセッサからＸＩ要求が
発生したとき、ＯＯＳ状態を検出する手段と、ＯＯＳ状態が検出された場合に、プログラムによって提
供されるプロセッサ内の命令を、少なくともＯＯＳ状態
が検出されたフェッチ・オペランドをもつ命令から実行
する手段とを含む、前記多重プロセッサ・システム。
（２１）前記フェッチ要求表現が、各フェッチ持ち行列（ＦＱ）エントリがフェッチ要求を
制御するためのフィールドを含み、それらのフィールド
が要求されたデータが記憶装置から返されたときにセッ
トされるフェッチ要求（ＦＲ）フィールドを含む、ＦＱ
内の複数のＦＱエントリと、オフにセットされたＦＲフィールドをもち、記憶装置に
フェッチ要求を出すため、ＦＱ内で順序が次のＦＱエン
トリである現ＦＱエントリをアドレスするＮＩＰＲ手段
と、アドレスされた現ＦＱエントリがオフにセットされたＦ
Ｒフィールドをもつとき、前記ＮＩＰＲ手段によってア
ドレスされるＦＱエントリの概念的順序を制御するため
、ＦＱフィールドがオフにセットされた現在最も古い有
効ＦＱエントリをアドレスするＮＩＰＲの設定を非要求
状態に変更するように、前記ＮＩＰＲ手段の設定を変更
する手段とを含む、請求項１に記載の、データ処理システム。
（２２）フェッチ要求表現が、記憶装置内で要求されたデータを有効にアドレスする有
効アドレス（ＥＡ）と、記憶装置からデータが要求されたときにオンにセットさ
れるフェッチ要求（ＦＲ）フィールドと、フェッチ待ち
行列（ＦＱ）エントリ内のＥＡが、ストア動作が完了し
たことを示すストア肯定応答信号をもっていない前の命
令のストア要求と同じ記憶位置をアドレスしたために、
ＦＱエントリがオペランド・ストア比較状態をもつこと
を示すためにオンにセットされるＯＳＣ標識とを含む、
フェッチ要求を制御するためのフィールドを各エントリ
が含む、複数のＦＱエントリと、ＥＡフィールド及びＯＳＣフィールド内に、ＦＱエント
リに対する要求がまだなされていないことを示すＯＳＣ
状態がＥＡ及びＦＲフィールドについては存在しないこ
とを示す、有効アドレスをもつ各ＦＱエントリを検出し
、ＮＡＰＲで各ＦＱエントリが検出されるたびに、それ
に応答して、概念的順序である必要のない、ＦＱから記
憶装置へのフェッチ要求の順序を制御するため、要求さ
れた状態を示すようにＦＲフィールドをセットすること
を含めて、当該のＦＱエントリ内のＥＡにある要求され
たデータにアクセスするため、記憶装置にフェッチ要求
を発行するＮＡＰＲ手段とを含む、請求項２１に記載の、データ処理システム。
（２３）フェッチ要求表現が、記憶装置内で要求されたデータを有効にアドレスする有
効アドレス（ＥＡ）と、記憶装置からデータが要求されたときオンにセットされ
るフェッチ要求（ＦＲ）フィールドと、要求されたデー
タが記憶装置から返されたときオンにセットされるデー
タ返送フィールドと、フェッチ待ち行列（ＦＱ）エント
リ内のＥＡが、ストア動作が完了したことを示すストア
肯定応答信号をもっていない前の命令のストア要求と同
じ記憶位置をアドレスしたために、ＦＱエントリがオペ
ランド記憶比較状態をもつことを示すためにオンにセッ
トされるＯＳＣ標識とを含む、フェッチ要求を制御するためのフィールドを各エントリ
が含む、複数のＦＱエントリと、当該の命令の実行のた
めに要求されたデータが記憶装置から返されたことを示
すオンにセットされたＤＲフィールドをもつ各ＦＱエン
トリを検出し、そのＦＱエントリを無効状態にリセット
するＤＱＰＲ手段とを含む、請求項２２に記載の、データ処理システム。
（２４）フェッチ要求表現が、従属ＦＱエントリ（ＤＩＤＯ）が、ＮＡＰＲによってア
ドレスされるＦＱエントリ（ＩＤＦＯ）の次にくるＦＱ
エントリであり、ＤＩＤＯと、ＤＩＤＯがその不連続性
を決定するために用いるＩＤＦＯとがＩＤＦＯ／ＤＩＤ
Ｏの対になっている、ＦＱに提供されるエントリのＩＩ
Ｄ順序に関してそのＩＤ内で不連続性をもつ各ＤＩＤＯ
を検出しアドレスするＮＵＰＲ手段を含む、請求項２２に記載の、データ処理システム。
（２５）ＮＵＰＲ手段がさらに、ＮＡＰＲポインタがＮＩＰＲポインタと異なるとき、Ｎ
ＵＰＲをＮＡＰＲに含まれるポインタにセットする手段
と、記憶装置からフェッチ・オペランドが要求されていない
ことを表すフェッチ待ち行列エントリ（ＦＱＥ）が見つ
かるまで、ＮＵＰＲ内のポインタ値をＮＩＰＲ内のポイ
ンタ値の方向に増分する手段と、順序外れフェッチ要求の記憶アドレスを、ＭＰ内の別の
プロセッサの相互無効化要求のアドレスと比較するため
に、ＮＵＰＲ内のポインタ値をテーブルの従属フィール
ドに書き込む手段とを含む、請求項２４に記載の、デー
タ処理システム。
（２６）データ及び命令記憶装置を有する特定のプロセ
ッサであって、前記プロセッサが多重プロセッサ・シス
テム（ＭＰ）内の複数のＣＰＵの１つであり、前記プロ
セッサによって実行されているプログラムの各命令内の
フェッチ・オペランド指定及びストア・オペランド指定
を検出することを含めて、命令を概念的順序で復号する
ための復号手段を含む命令／実行装置と、前記プログラ
ムの命令が必要とする記憶装置からのオペランド・デー
タにアクセスするために前記プロセッサによって排他的
に使用されるキャッシュを含む記憶階層とを含み、前記
キャッシュが、ＭＰ内の他のプロセッサの相互無効化（
ＸＩ）要求を受け取って、データ単位の制御を、ＭＰ内
のＸＩを要求する他のプロセッサに解放するというもの
で、さらに、前記プロセッサ内の前記復号手段によって
現在復号されている命令内のフェッチ・オペランド指定
から、前記キャッシュに対するフェッチ要求が生成され
次第、フェッチ・オペランドを生成し要求する手段と、前記フェッチ要求が、前記復号手段からの復号されたオ
ペランド指定の概念的順序であるかどうかを判定する手
段と、オペランドの概念的順序になっていないと前記判定手段
によって判定された各フェッチ要求に対して生成される
ＯＯＳテーブル（ＯＯＳＴ）エントリを有し、各エント
リが、ＯＯＳフェッチ・オペランドの識別子（ＩＤＦＯ
）及びそのオペランドに対するデータ単位のための記憶
位置（ＥＡ）を受け取る、順序外れ（ＯＯＳ）テーブル
手段と、ＯＯＳＴエントリをＯＯＳＴから除去するため
の条件を決定するため、ＯＯＳＴエントリ内に従属性識
別子（ＤＩＤＯ）を提供する手段とを含む、前記特定の
プロセッサ。
（２７）さらに、フェッチ・オペランドに対する実際の
ＯＯＳ状態とは独立して存在できる、そのオペランドに
対する１つまたは複数の疑似ＯＯＳ状態を決定する手段
と、疑似ＯＯＳオペランドに対するＯＯＳＴエントリが、そ
のオペランドに対するデータ単位のためのＩＤＦＯ及び
ＥＡをも受け取るように、疑似ＯＯＳ状態をもつフェッ
チ要求に対するＯＯＳＴエントリを生成する手段と、ＯＯＳＴから疑似ＯＯＳＯＯＳＴエントリを除去する条
件を示す、疑似ＯＯＳオペランドに対する従属性識別子
（ＤＩＤＯ）をＯＯＳＴエントリ内で提供する手段とを
含む、請求項２６に記載の、ＭＰ内の特定のプロセッサ。
（２８）前記フェッチ要求生成及び要求手段がさらに、
各ＯＯＳフェッチ要求のＩＤＦＯ及びＥＡをキャッシュ
に提供して、記憶階層が、前記要求に対してフェッチさ
れたデータ単位でＩＤＦＯ及びＥＡをタグ付けできるよ
うにする手段と、フェッチされたデータ単位でタグ付けされたＩＤＦＯ及
びＥＡをプロセッサの命令／実行装置に送るための、キ
ャッシュを備えたデータ返送制御機構とを含む、請求項２７に記載の、ＭＰ内の特定のプロセッサ。
（２９）さらに、キャッシュに対する各ＯＯＳフェッチ
要求のための各ＯＯＳＴエントリを受け取るための、Ｏ
ＯＳＴを含む連想式アレイと、前記連想式アレイ内のすべての有効エントリ内で、フェ
ッチ要求に対するデータ単位のためのキャッシュを備え
た前記データ返送制御機構によって命令／実行装置に返
されたタグ付けされたＩＤＦＯに等しいＩＤＦＯ識別子
があるかどうかを並列に探索するＯＯＳＴ探索手段とを
含む、請求項２８に記載の、ＭＰ内の特定のプロセッサ。
（３０）ＯＯＳまたは疑似ＯＯＳフェッチ・オペランド
に対する従属性識別子（ＤＩＤＯ）を提供する手段がさ
らに、前記復号器手段から提供された各フェッチ指定のエント
リ（ＦＱＥ）を受け取るフェッチ・オペランド待ち行列
と、次にキャッシュに対するフェッチ要求をもつ各ＦＱＥを
選択する要求選択手段（ＮＡＰＲ）と、前記待ち行列内
のフェッチ要求の概念的順序で発行された最後のフェッ
チ要求を示す概念的順序指示手段（ＮＩＰＲ）と、キャッシュに対してオペランド・データ単位のフェッチ
要求を行なえる状態にある前記待ち行列内の最も古いエ
ントリを示す従属性ＦＱＥ指示手段（ＮＵＰＲ）と、前記従属性ＦＱＥ指示手段（ＮＵＰＲ）によって示され
たＦＱＥで表されるオペランドの識別子（ＩＤＦＯ）を
書き込む手段とを含む、請求項２８に記載の、ＭＰ内の特定のプロセッサ。
（３１）ＯＯＳまたは疑似ＯＯＳフェッチ・オペランド
に対する従属性識別子（ＤＩＤＯ）を提供する手段がさ
らに、キャッシュ・ミスによって遅延されているフェッチ要求
のＩＤＦＯ及びＥＡをＯＯＳＴに知らせるための、キャ
ッシュを備えたキャッシュ・ミス信号手段と、前記キャッシュ・ミス信号手段によって知らされた各キ
ャッシュ・ミスのフェッチ・オペランドに対するエント
リをＯＯＳＴ内に作成する手段と、前記作成手段によっ
て提供されたＯＯＳＴエントリ内のＩＤＦＯとＤＩＤＯ
の両方を、キャッシュ・ミス信号と共に返されたＩＤＦ
Ｏの値にセットし、かつそのＯＯＳＴエントリに対する
キャッシュ・ミス標識をセットする手段とを含む、請求
項２８に記載の、ＭＰ内の特定のプロセッサ。
（３２）ＯＯＳまたは疑似ＯＯＳフェッチ・オペランド
に対する従属性識別子（ＤＩＤＯ）を提供する手段がさ
らに、フェッチ要求がストア・オペランドに対するものである
ことを示すフェッチ・オペランド要求手段と、ストア・オペランド要求に応答してフェッチされたデー
タ単位を受け取るストア・バッファ（ＳＢ）手段と、ＳＢフェッチがフェッチ要求に対する疑似ＯＯＳ状態で
あるという、ＳＢからデータ単位をフェッチするために
フェッチ要求を生成する手段と、ＳＢからデータ単位を
フェッチするための疑似ＯＯＳフェッチ要求に対するＯ
ＯＳＴエントリを生成する手段と、ＯＯＳＴからのＯＯＳＴエントリの除去が、ストア・オ
ペランドに対する記憶装置アクセスが完了したときに行
なわれるという、それに対してＳＢフェッチが行なわれ
ているストア・オペランドを識別する従属性識別子（Ｄ
ＩＤＯ）を、ＯＯＳＴエントリ内に設ける手段とを含み
、請求項２８に記載の、ＭＰ内の特定のプロセッサ。
（３３）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドに
対する従属識別子（ＤＩＤＯ）を提供する手段がさらに
、フェッチ・オペランドが直列化命令用のものであること
を示す手段と、直列化命令内の各オペランドに対するデータ単位を記憶
階層からフェッチするためのフェッチ要求に対する疑似
ＯＯＳ状態を指示する手段と、直列化命令に対して行な
われた各疑似ＯＯＳフェッチ要求に対するＯＯＳＴエン
トリを生成する手段と、ＯＯＳＴからのＯＯＳＴエントリの除去が、最後のスト
ア・オペランドに対する記憶アクセスが完了したときに
行なわれるという、直列化命令の前に復号された最後の
ストア・オペランドを識別する従属性識別子（ＤＩＤＯ
）を、直列化命令のための各疑似ＯＯＳフェッチ要求に
対して作成された各ＯＯＳＴエントリ内に設ける手段と
、直列化命令の実行が完了したことを知らせる手段と、直列化命令の実行が完了したことを前記信号手段が知ら
せる前に、直列化命令に続く任意の命令に対して提供さ
れた各フェッチ要求に対する疑似ＯＯＳ状態を指示する
手段と、直列化命令に続いて行なわれた各疑似ＯＯＳフェッチ要
求に対するＯＯＳＴエントリを生成する手段と、ＯＯＳＴからのＯＯＳＴエントリの除去が、直列化命令
のストア・オペランドに対する記憶装置アクセスが完了
したときに行なわれるという、直列化命令内の任意のス
トア・オペランドを識別する従属性識別子（ＤＩＤＯ）
を、直列化命令に続く各疑似ＯＯＳフェッチ・オペラン
ドに対して作成された各ＯＯＳＴエントリ内に設ける手
段とを含む、請求項２８に記載の、ＭＰ内の特定のプロセッサ。
（３４）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドに
対する従属性識別子（ＤＩＤＯ）を提供する手段がさら
に、現在データが返されていない記憶装置フェッチ要求のた
めに使用されるフェッチ待ち行列内の任意の選択された
エントリ（ＦＱＥ）内に、セットされると直列化命令内
のフェッチ・オペランドに対するフェッチ要求を示す第
１標識フィールド、及びセットされると直列化命令に続
く命令内のフェッチ・オペランドに対するフェッチ要求
を示す第２標識フィールドを設ける手段を含む、請求項
３３に記載の、ＭＰ内の特定のプロセッサ。
（３５）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、データ返送制
御機構によって提供される返されたＩＤＦＯを各ＯＯＳ
Ｔエントリ内のＩＤＦＯと比較する手段と、返されたＩＤＦＯに等しいＩＤＦＯ（ｉ）をもつことが
判明した、キャッシュ・ミスをもたない任意のエントリ
ＯＯＳＴ（ｉ）内にＤＩＤＯ（ｉ）を登録するための手
段、及びキャッシュ・ミスをもつ見つかったすベてのエ
ントリＯＯＳＴ（ｉ）を除去する手段と、返されたＩＤＦＯに等しいＤＩＤＯ（ｊ）をもつＯＯＳ
Ｔ（ｊ）を見つけるため、返されたＩＤＦＯを各ＯＯＳ
Ｔエントリ内のＤＩＤＯと比較する手段と、ＯＯＳＴ（ｉ）が見つからなかった場合、見つかったエ
ントリＯＯＳＴ（ｊ）を除去する手段と、ＯＯＳＴ（ｉ
）が見つかった場合、各ＤＩＤＯ（ｊ）を登録されたＤ
ＩＤＯ（ｉ）にセットする手段とを含む、請求項３３に記載の、ＭＰ内の特定のプロセッサ。
（３６）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、返されたＩＤ
ＦＯが、すベてのＯＯＳＴエントリ内のＩＤＦＯ及びＤ
ＩＤＯと並列に比較できるようにするための、ＯＯＳＴ
を含む連想式アレイ手段を含む、請求項３４に記載の、ＭＰ内の特定のプロセッサ。
（３７）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、比較の結果、
ストア・オペランドに対する返された識別子に等しいＤ
ＩＤＯをもつＯＯＳＴエントリを無効にする手段を含む
、請求項３５に記載の、ＭＰ内の特定のプロセッサ。
（３８）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、特定のプロセ
ッサのキャッシュ内に記憶されたデータ単位に対する制
御を得たいと要求している他のプロセッサに対して、相
互無効化（ＸＩ）信号を前記データ単位に対する記憶位
置ＥＡと共に提供する手段と、ＯＯＳＴ内の各エントリ内のＥＡを、ＸＩ信号と共に提
供されたＥＡと比較するための手段、及びＯＯＳＴ内の
いずれかのＥＡがＸＩのＥＡと等しいことが判明した場
合にＸＩヒット信号を提供する手段と、いずれかのエントリがＸＩのＥＡに等しいＥＡをもつと
き、ＯＯＳＴ内のすベてのエントリを無効にする手段と
を含む、前記のプロセッサ。
（３９）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、ＸＩヒット信
号によって再試行が開始されることを知らせる手段と、ＸＩヒット信号に応答して、現在その実行が未完了の最
も古い命令からプログラムの再始動を開始する手段とを
含む、請求項３７に記載の、ＭＰ内の特定のプロセッサ。
（４０）ＯＯＳ及び疑似ＯＯＳフェッチ・オペランドを
支援するためのプロセッサ手段がさらに、特定のプロセ
ッサの専用キャッシュ内のＸＩのＥＡに等しいＥＡをも
つデータ単位を少なくとも無効にする手段を含む、請求項３７に記載の、ＭＰ内の特定のプロセッサ。