JPH03268041A

JPH03268041A - キャッシュ操作明示化コンピュータ

Info

Publication number: JPH03268041A
Application number: JP2067694A
Authority: JP
Inventors: Masahiro Sowa; 将容曽和
Original assignee: Research Development Corp of Japan
Current assignee: Japan Science and Technology Agency
Priority date: 1990-03-17
Filing date: 1990-03-17
Publication date: 1991-11-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、キャッシュメモリを内蔵するノイマン型コン
ピュータに関する。

（従来の技術）現在用いられているコンピュータは、特殊なものを除い
てノイマン型コンピュータである。このコンビエータは
、ノイマン（Ｖｏｎ　Ｎｅｕｍａｎｎ）によって開発さ
れた原理を基本原理とし２でいる。最近ではコンピュー
タの応用範囲が広がるにつれて、益々高性能なコンピュ
ータが要求されるようになってきている。ノイマンコン
ピュータは基本的に中央演算装置（ｃｐＵ）と主メモリ
（Ｍ）からなっていると考えられ、これらが協力し合っ
て初めてコンピュータとしての働きをする。メモリの価
格は、その動作速度が速ければ速いほど高いので、大容
量を必要とする主メモリには、比較的遅いメモリが使わ
れている。一般には主メモリの動作速度は、ＣＰＵの動
作速度に比べて４から２０倍位遅い、従って、この主メ
モリの動作速度の遅さが、コンピュータの性能を決めて
しまっていた。この欠点をカバーするために、主メモリ
とＣＰＵ０間に、比較的高速で小容量のメモリを挿入し
、このメモリに主メモリの内容の一部をコピーすること
によって、ＣＰＵと主メモリ間の速度差を解決しよ・う
とする試みがなされてきた。この高速小容量のメモリが
キャッシュメモリと呼ばれるものである。

キャッシュメモリを内蔵したコンピュータは次のように
動作する０例えば、データに関するキャッシュシステム
では、ＣＰＵはキャッシュメモリのデータにアクセスし
、キャッシュメモリにデータが存在すればそれを読み出
してきて計算を行う。

存在しなければ、そこで計算を中断して、希望するデー
タが主メモリからキャッシュメモリへ転送されてくるの
を待つ、キャッシュメモリに希望するデータが転送され
たならば、中断していた計算を再び始める。

（発明が解決しようとする課題）このように、ＣＰＵがキャッシュメモリへデータを取り
に行った時、希望するデータがキャッシュメモリの中に
無いことをキャッシュミスと呼んでいる。キャッシュミ
スが発生しない場合には、ＣＰＵはキャッシュメモリの
速度で高速に計算を実行できるが、キャッシュミスが起
こるζ希望するデータが、キャッシュメモリに転送され
てくるまで待たなくてはならないので、コンピュータ全
体としての処理性能を大きく落とすことになる。

これが従来のキャッシュシステムの大きな問題点であっ
た。また、命令に関するキャッシュシステムでも同様な
ことが起こる。

本発明は、上記問題点を除去するために、キャッシュ操
作をプログラムの中に埋め込み、明示化することによっ
てキャッシュミスをなりシ、コンピュータの処理性能の
向上を図り得るキャッシュ操作明示化コンピュータを提
供することを目的とする。

（課題を解決するための手段）本発明は、上記目的を達成するために、キャッシュメモ
リを内蔵するノイマン型コンピュータにおいて、キャッ
シュ操作プログラムと、該プログラムを実行するキャッ
シュメモリ操作プロセッサとを設け、該キャッシュメモ
リ操作プロセッサで前記キャッシュ操作プログラムを実
行し、キャッシュメモリ上の命令やデータの主メモリへ
の転送、それらの主メモリからキャッシュメモリへの転
送を行い、キャッシュメモリ操作を明示的に行うように
したものである。

（作用）本発明によれば、上記のように、キャッシュ操作を行う
プログラムを作成し、そのプログラムを実行するプロセ
ッサを、従来のコンピュータに付は加え、プログラムの
実行によって、キャッシュメモリ上に常に必要なデータ
や命令が存在するように制御することができる。従って
、今までキャッシュシステムで問題となっていたキャッ
シュミスを原則としてなくすことができるので、ＣＰＵ
はキャッシュミスでデータがキャッシュメモリに転送さ
れるのを待つ必要はない。

従って、コンピュータの処理性能の向上を図ることがで
きる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例を示す命令キャッシュ操作明示
化コンピュータのハードウェアの構成図である。

一般のコンピュータは、基本的にＣＰＵ　（処理プロセ
ッサという）と、キャッシュメモリと、主メモリよりな
っている。本発明においては、第１図に示すように、処
理プロセッサ（ＣＰＵ）１と、キャッシュメモリ（ＣＨ
Ｍ）２と、キャッシュ操作プロセッサ（ＣＨＰ）３と、
主メモリ（Ｍ）６を具備している。そして、主メモリ６
内には処理プログラム７に加えて、キャッシュ操作を行
うためのキャッシュ操作プログラム８を格納する。キャ
ッシュ操作プロセンサ３は、キャッシュ操作ユニット（
ＣＨＵ）４と転送ユニット（ＴＵ）５よりなっている。

キャッシュ操作ユニット４は、主メモリ６からキャッシ
ュ操作プログラム８の命令を取り出して解釈し、その実
行を転送ユニット５に指示する。この転送ユニット５は
、この指示をうけて、処理プログラム７をキャッシュメ
モリ２に転送したり、または、その逆の転送を行う。

第２図に示される高級言語で書かれたプログラムを実行
する場合を例にして、本発明の詳細な説明する。

このプログラムは、プログラムの本体をｉ＝１からｌＯ
まで１づつ増やしながら１０回繰り返すプログラムであ
る。本体内には、条件によって実行内容を変える“条件
分岐”が含まれている。ここでは、ｄが５０より大きい
時には、ｅと「を計算し、小さい時にはｇとｈを計算し
ている。

第３図はこのプログラムをキャッシュ操作明示化コンピ
ュータ用にコンパイラで翻訳したものである。

この図に示すように、本発明のプログラムは、２種類の
プログラムからなる。その一つは、第３図（ａ）の処理
プログラムであり、これは、従来のコンピュータのプロ
グラムに相当し、普通の計算を行うプログラム（処理プ
ログラム）である。このプログラムを実行するプロセッ
サが処理プロセンサ１である。第３図（ｂ）は、本発明
に係るキャッシュ操作を行うキャッシュ操作プログラム
である。このプログラムはキャッシュ操作プロセッサ３
で実行される。

ここで、キャッシュメモリ２は、４ワードの大きさを持
ったメモリ２個を内蔵しているとする。

これはキャッシュメモリブロックと呼ばれる。第３図（
ａ）の処理プログラムは、キャッシュメモリブロックの
大きさの単位ごとに転送されるので、キャッシュブロッ
クの大きさに合わせて４ワードづつに区切られている。

区切られたプログラム部分は、プログラムブロックと呼
ばれる。

３図（ａ）の処理プログラムの中の例えば、ｍｕｌ、＋
　　　１．ＲＯ，Ｒ１は、ＲＯのレジスタの内容に１を乗じ、その結果をＲ１
のレジスタに入れることを表している。また、ｍｕｌの
後につくｉのように命令部の後につく記号は後置タグと
呼ばれており、このｉはこの命令実行後、キャッシュ操
作プロセッサに信号（トークンと呼ばれる）を送ること
を意味している。

第３図（ｂ）のキャンシュ操作プログラムの中のｐ、Ｌ
ＭＣ，ｐ　　＄０９，１は、処理プログラムの０９番地からの４個の命令をキャ
ッシュメモリの１ブロツクに転送することを表している
。

ｐ、ＬＭＣ，ｐ”の最初のｐは前置タグと呼ばれ、処理
プロセッサから信号（トークン）を受は取ってから、Ｌ
ＭＣの命令の実行を始めることを表しており、２番目の
ｐは、命令実行後処理プロセッサに信号（トークン）を
送ることを表している。

以下、本発明のキャッシュ操作明示化コンビ−１−タの
動作について説明する。

第３図に示されるプログラムは第４図のように実行され
る。

まず、キャッジ１操作命令が実行される（ステップ■）
と、処理プログラムの４個の命令がキャッシュメモリの
ブロックＩに格納される（ステ。

プ■）。この後、キャッジ１プロセツサが処理プロセッ
サの方にトークンを送る。このトークンを受は取った処
理プロセッサは、ステップ■の命令を実行し始める。一
方、キャッシュ操作プロセッサは、ステップ■の命令を
実行し、その後、ステップ■の命令を実行する。ステッ
プ■の命令を実行すると、キャッシュメモリ２のブロッ
クＨにステップ■のプログラムが主メモリから転送され
る。

次に、キャッシュ操作プロセッサは、ステップ■の命令
を実行しようとするが、命令に前置タグがついているの
で、処理プロセッサからトークンが送られてくるまでそ
の実行を待つ。処理プロセッサからのトークンは、ステ
ップ■の命令を処理ブロセソサが全て実行し終わった時
に出される。処理プロセッサからのトークンの送出は、
キャッシュメモリのブロックｌに入っている■のプログ
ラムブロックを使用し終わったので、このキャッシュメ
モリブロックに新しいプログラムブロックを入れてもよ
いということを表している。処理プロセッサからのトー
クンを受は取ったキャッシュ操作プロセッサは、ステッ
プ■のプログラムブロックをキャッシュメモリのブロッ
クＩに転送する。

次に、ステップ■の命令を実行しようとするが、この命
令は、前置タグを持っているので、処理プロ・センサが
ステップ■のプログラムの実行を終わり、トークンを送
るまでその実行を中止する。

処理プロセッサは、例えば、ステップ■の最後の命令を
実行したとき、その命令に後置タグがつけられているの
で、命令の実行後キャッシュ操作プロセッサにトークン
を送る。

以上のようなことが繰り返されて、プログラムの実行が
進行する。なお、ステップ■の点線は、ＲＯレジスタの
内容と１０を比べ、その大小を表すコンデイションコー
ドと呼ばれるコードを送ることを意味しており、このコ
ンデイションコードを受は取って、ステップ■の命令は
次にステップ■の命令を実行するか、ステップ■の命令
を実行するかを決定する。

なお、上記実施例では命令キヤ・ンシュ操作の場合を例
に挙げたが、データキャッシュ操作の場合も同様に実現
することができる。

また、本発明は、コンピュータが使われているすべての
分野で利用される。高速なコンピュータが必要とされる
リアルタイム処理、グラフィック処理、画像処理、ＡＩ
などでは特に有効である。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果）以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。

キャッシュメモリの内容であるステップ■、■。

■のようなプログラムブロックが、処理プロセッサによ
り、実行される前に必ずキャッシュメモリに存在するよ
うに、キャッシュ操作プログラムによって操作される。

従って、従来のコンピュータのキャンシヱシステムのよ
うに、キャッシュミスと呼ばれる゛必要な命令やデータ
がキャッシュメモリの中にない゛という現象を防止する
ことができる。

従って、コンピュータによるデータ処理速度を向上させ
ることができ、大幅なスルーブツトの向上を図ることが
できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す命令キャッシュ操作明示
化コンピュータのハードウェアの構成図、第２図は高級
言語で書かれたプログラム例を示す図、第３図は明示化
キャッシュ操作用に翻訳されたアセンブリ言語によるプ
ログラム例を示す図、第４図はキャッシュ操作明示化プ
ログラムの実行過程を示す図である。１・・・処理プロセッサ（ＣＰＬＩ）、２・・・キャッ
シュメモリ（Ｃ）（Ｍ）、３・・・キャッシュ操作プロ
セッサ（ＣＨＰ）、４・・・キャッシュ操作ユニット（
ＣＨＵ）、５・・・転送ユニット（ＴＵ）、６・・・主
メモリ（Ｍ）、７・・・処理プログラム、８・・・キャ
ッシュ操作プログラム。

Claims

【特許請求の範囲】

（１）キャッシュメモリを内蔵するノイマン型コンピュ
ータにおいて、（ａ）キャッシュ操作プログラムと、（ｂ）該プログラムを実行するキャッシュメモリ操作プ
ロセッサとを設け、（ｃ）該キャッシュメモリ操作プロセッサで前記キャッ
シュ操作プログラムを実行し、キャッシュメモリ上の命
令やデータの主メモリへの転送、それらの主メモリから
キャッシュメモリへの転送を行い、キャッシュメモリ操
作を明示的に行うようにしたことを特徴とするキャッシ
ュ操作明示化コンピュータ。
（２）前記キャッシュ操作が命令キャッシュ操作である
請求項１記載のキャッシュ操作明示化コンピュータ。
（３）前記キャッシュ操作がデータキャッシュ操作であ
る請求項１記載のキャッシュ操作明示化コンピュータ。
（４）前記キャッシュ操作が命令キャッシュ操作とデー
タキャッシュ操作である請求項１記載のキャッシュ操作
明示化コンピュータ。