JPH0769825B2 - 並列処理装置 - Google Patents
並列処理装置Info
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- JPH0769825B2 JPH0769825B2 JP1031652A JP3165289A JPH0769825B2 JP H0769825 B2 JPH0769825 B2 JP H0769825B2 JP 1031652 A JP1031652 A JP 1031652A JP 3165289 A JP3165289 A JP 3165289A JP H0769825 B2 JPH0769825 B2 JP H0769825B2
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- Japan
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- instruction
- unit
- units
- instruction unit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速に演算を実行する情報処理装置として
用いられる並列処理装置に関するものである。
用いられる並列処理装置に関するものである。
従来、この種の装置として第５図に示すようなものがあ
った。この図は、Carl Dobbs,Paul Reed and Tommy Ng
著:Supercomputing on Chip,VLSI SYSTEMS DESIGN Vol.
IX,No.5,May 1988,pp24-33に示されたもので、図におい
て、（501）は整数の加減算およびビット・フィールド
処理などを行なう整数ユニット、（502）は浮動小数点
または整数の乗算を行なう浮動小数点ユニット、（50
3）はその他の浮動小数点演算と整数の除算を行なう浮
動小数点ユニット、（504）は上記各機能ユニットの他
にオプションで備えられる特殊機能ユニット、（505）
はメモリとの間でデータの読み出し／書き込み処理を行
なうデータユニット、（506）は機能ユニットが演算を
実行するのに使うレジスタファイル、（507）はレジス
タの競合の検出と回避を行なうスコアボード、（508）
は命令のフェッチ、復合そして機能ユニットへの転送を
行なう命令ユニット、（509）は上記各ユニット，レジ
スタファイル間を接続するバス、（510）は次に実行さ
れる命令のアドレスを制御するプログラムカウンタであ
る。
った。この図は、Carl Dobbs,Paul Reed and Tommy Ng
著:Supercomputing on Chip,VLSI SYSTEMS DESIGN Vol.
IX,No.5,May 1988,pp24-33に示されたもので、図におい
て、（501）は整数の加減算およびビット・フィールド
処理などを行なう整数ユニット、（502）は浮動小数点
または整数の乗算を行なう浮動小数点ユニット、（50
3）はその他の浮動小数点演算と整数の除算を行なう浮
動小数点ユニット、（504）は上記各機能ユニットの他
にオプションで備えられる特殊機能ユニット、（505）
はメモリとの間でデータの読み出し／書き込み処理を行
なうデータユニット、（506）は機能ユニットが演算を
実行するのに使うレジスタファイル、（507）はレジス
タの競合の検出と回避を行なうスコアボード、（508）
は命令のフェッチ、復合そして機能ユニットへの転送を
行なう命令ユニット、（509）は上記各ユニット，レジ
スタファイル間を接続するバス、（510）は次に実行さ
れる命令のアドレスを制御するプログラムカウンタであ
る。
次に動作について説明する。命令ユニット（508）は命
令のフェッチ，復号，転送の３つのステージにパイプラ
イン化されていて、１クロックサイクルでフェッチを完
了した後、フェッチした命令を復号ステージに渡す。そ
こで命令を部分的に復号し、その演算に必要なオペラン
ドをレジスタファイル（506）から当該命令に対応する
機能ユニットにプリフェッチしてあげるためにスコアボ
ード（507）に要求する。スコアボード（507）は、レジ
スタファイル（506）内の各レジスタに対応してスコア
ボード・ビットを持っていて、そのスコアボード・ビッ
トはそのレジスタがインストールされている時，すなわ
ちデータ操作中はセットされ、データ操作が完了したら
クリアされる。要求を受けたスコアボード（507）は、
このスコアボード・ビットを調べ、セットされている場
合はクリアされるまでウエイトして、その後使用許可を
命令ユニット（508）に通知する。命令の実行に必要な
オペランドがそろったら、命令は該当機能ユニットに転
送される。各機能ユニットも数段のステージを持ち、プ
リフェッチされたオペランドを使って命令を実行する。
令のフェッチ，復号，転送の３つのステージにパイプラ
イン化されていて、１クロックサイクルでフェッチを完
了した後、フェッチした命令を復号ステージに渡す。そ
こで命令を部分的に復号し、その演算に必要なオペラン
ドをレジスタファイル（506）から当該命令に対応する
機能ユニットにプリフェッチしてあげるためにスコアボ
ード（507）に要求する。スコアボード（507）は、レジ
スタファイル（506）内の各レジスタに対応してスコア
ボード・ビットを持っていて、そのスコアボード・ビッ
トはそのレジスタがインストールされている時，すなわ
ちデータ操作中はセットされ、データ操作が完了したら
クリアされる。要求を受けたスコアボード（507）は、
このスコアボード・ビットを調べ、セットされている場
合はクリアされるまでウエイトして、その後使用許可を
命令ユニット（508）に通知する。命令の実行に必要な
オペランドがそろったら、命令は該当機能ユニットに転
送される。各機能ユニットも数段のステージを持ち、プ
リフェッチされたオペランドを使って命令を実行する。
従来の並列処理装置は以上のように構成されているが、
命令ユニットは１クロックサイクルで１つの命令しか復
号することができないために、１クロックサイクルで高
々１つの演算結果しか得られず、これ以上には処理速度
を向上できないという問題点があった。
命令ユニットは１クロックサイクルで１つの命令しか復
号することができないために、１クロックサイクルで高
々１つの演算結果しか得られず、これ以上には処理速度
を向上できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、従来の処理装置とオブジェクト互換で、その
上プログラムの並列性に応じて複数の命令を同時に実行
でき、処理速度を更に向上できる並列処理装置を得るこ
とを目的とする。
たもので、従来の処理装置とオブジェクト互換で、その
上プログラムの並列性に応じて複数の命令を同時に実行
でき、処理速度を更に向上できる並列処理装置を得るこ
とを目的とする。
この発明に係る並列処理装置は、演算を行なう複数の機
能ユニットと、これら機能ユニットで使用する演算オペ
ランドを記憶するレジスタファイルと、データの読み出
し，書き込み処理を行なうデータユニットと、上記各機
能ユニット及びレジスタファイルをバス接続し、命令の
フェッチ，復号及び該当機能ユニットへの転送をパイプ
ライン化して行なう命令ユニットと、上記機能ユニット
の演算結果によるキャリーを保持するキャリービットと
を備えた並列処理装置において、上記レジスタファイ
ル，データユニット及びキャリービット等のリソースを
共有するとともに、命令をそれぞれ同時にフェッチし、
かつ上記リソースの競合により並列処理できない場合の
優先度がプログラムのシーケンシャル性に基づいて予め
決められる複数の上記命令ユニットと、上記各命令ユニ
ット間のリソース競合を調べ、リソース競合が存在しな
い場合は各命令ユニットにフェッチされた命令を同時に
実行するように制御するとともに、リソース競合が存在
する場合は各命令ユニットにフェッチされた命令を上記
優先度に従ってシーケンシャルに実行するように制御す
る優先スコアボードとを備えたものである。
能ユニットと、これら機能ユニットで使用する演算オペ
ランドを記憶するレジスタファイルと、データの読み出
し，書き込み処理を行なうデータユニットと、上記各機
能ユニット及びレジスタファイルをバス接続し、命令の
フェッチ，復号及び該当機能ユニットへの転送をパイプ
ライン化して行なう命令ユニットと、上記機能ユニット
の演算結果によるキャリーを保持するキャリービットと
を備えた並列処理装置において、上記レジスタファイ
ル，データユニット及びキャリービット等のリソースを
共有するとともに、命令をそれぞれ同時にフェッチし、
かつ上記リソースの競合により並列処理できない場合の
優先度がプログラムのシーケンシャル性に基づいて予め
決められる複数の上記命令ユニットと、上記各命令ユニ
ット間のリソース競合を調べ、リソース競合が存在しな
い場合は各命令ユニットにフェッチされた命令を同時に
実行するように制御するとともに、リソース競合が存在
する場合は各命令ユニットにフェッチされた命令を上記
優先度に従ってシーケンシャルに実行するように制御す
る優先スコアボードとを備えたものである。
［作用］ この発明においては、複数の命令ユニットと機能ユニッ
トを矛盾なく並列に実行させるために、データユニット
とレジスタファイルとキャリービットを共有し、そのう
ちのレジスタファイルを優先スコアボードで制御するこ
とにより、複数の命令ユニットがプログラムの並列性に
応じて独立に動作し、優先スコアボードがレジスタの競
合の検出と優先度に従った回避を行っているので、複数
の命令を同時に実行することができる。
トを矛盾なく並列に実行させるために、データユニット
とレジスタファイルとキャリービットを共有し、そのう
ちのレジスタファイルを優先スコアボードで制御するこ
とにより、複数の命令ユニットがプログラムの並列性に
応じて独立に動作し、優先スコアボードがレジスタの競
合の検出と優先度に従った回避を行っているので、複数
の命令を同時に実行することができる。
第１図はこの発明で２つの命令ユニットを備えた並列処
理装置の一実施例を示す構成図であり、（505），（50
6），（509）は第５図で示した従来装置と同一のもので
ある。（101）と（103）は整数の加減算や論理演算など
を行なう整数ユニット、（102）と（104）は浮動小数点
演算などを行なう浮動小数点ユニット、（105）は２つ
の整数ユニット（101），（103）に共有でキャリーを保
持するキャリービット、（106）はＮ番目（Ｎ＝0,1,
…）の命令をフェッチする命令ユニット０、（107）は
（Ｎ＋１）番目の命令をフェッチする命令ユニット１で
あり、各命令ユニット０（106）,1（107）毎にバス（50
9），（509）を介して整数ユニット（101），（103）及
び浮動小数点ユニット（102），（104）が設けられてお
り、データユニット（505）とレジスタファイル（506）
は共有となっている。（108）はレジスタファイル（50
6）の競合を検出し優先度に従って回避する機能を持っ
た優先スコアボードである。この実施例では、命令ユニ
ット０（106）がＮ番目の命令を，命令ユニット（107）
が（Ｎ＋１）番目の命令をフェッチするので、並列処理
できない場合の「データの優先」を維持するために命令
ユニット０（106）に高い優先度を与えている。例え
ば、命令ユニット０（106）と命令ユニット１（107）が
同一の複数レジスタを同時に要求した場合、スコアボー
ドが１つずつ別の命令ユニットに利用許可を出すとそこ
で処理は中断してしまう（デッドロック）。また、命令
ユニット０（106）がストア命令を，命令ユニット１（1
07）がロード命令を同じメモリ領域に対して実行しよう
とする場合、命令ユニット１（107）が先に実行される
ことによって命令ユニット０（106）のストア命令と無
関係の結果がロードされることになる。このように優先
スコアボード（108）は、プログラムの論理的矛盾を引
き起こさない上で重要である。（109）は命令ユニット
０（106）が分岐命令をフェッチした時、命令ユニット
１（107）に対して機能ユニットへの命令の転送の停
止，再開，無効を示すシグナルを送る制御バス、（11
0）は命令ユニット０（106）が命令を整数ユニット（10
1）へ転送したことを命令ユニット１（107）に知らせる
バス、（111）は次に実行される命令のアドレスを制御
するプログラムカウンタである。
理装置の一実施例を示す構成図であり、（505），（50
6），（509）は第５図で示した従来装置と同一のもので
ある。（101）と（103）は整数の加減算や論理演算など
を行なう整数ユニット、（102）と（104）は浮動小数点
演算などを行なう浮動小数点ユニット、（105）は２つ
の整数ユニット（101），（103）に共有でキャリーを保
持するキャリービット、（106）はＮ番目（Ｎ＝0,1,
…）の命令をフェッチする命令ユニット０、（107）は
（Ｎ＋１）番目の命令をフェッチする命令ユニット１で
あり、各命令ユニット０（106）,1（107）毎にバス（50
9），（509）を介して整数ユニット（101），（103）及
び浮動小数点ユニット（102），（104）が設けられてお
り、データユニット（505）とレジスタファイル（506）
は共有となっている。（108）はレジスタファイル（50
6）の競合を検出し優先度に従って回避する機能を持っ
た優先スコアボードである。この実施例では、命令ユニ
ット０（106）がＮ番目の命令を，命令ユニット（107）
が（Ｎ＋１）番目の命令をフェッチするので、並列処理
できない場合の「データの優先」を維持するために命令
ユニット０（106）に高い優先度を与えている。例え
ば、命令ユニット０（106）と命令ユニット１（107）が
同一の複数レジスタを同時に要求した場合、スコアボー
ドが１つずつ別の命令ユニットに利用許可を出すとそこ
で処理は中断してしまう（デッドロック）。また、命令
ユニット０（106）がストア命令を，命令ユニット１（1
07）がロード命令を同じメモリ領域に対して実行しよう
とする場合、命令ユニット１（107）が先に実行される
ことによって命令ユニット０（106）のストア命令と無
関係の結果がロードされることになる。このように優先
スコアボード（108）は、プログラムの論理的矛盾を引
き起こさない上で重要である。（109）は命令ユニット
０（106）が分岐命令をフェッチした時、命令ユニット
１（107）に対して機能ユニットへの命令の転送の停
止，再開，無効を示すシグナルを送る制御バス、（11
0）は命令ユニット０（106）が命令を整数ユニット（10
1）へ転送したことを命令ユニット１（107）に知らせる
バス、（111）は次に実行される命令のアドレスを制御
するプログラムカウンタである。
キャリービット（105）は、整数ユニット（101），（10
3）での計算の結果，キャリー（桁上り）が生じる場
合、そのキャリーを保持し、その後のキャリーを伴なう
計算の時に参照される。キャリービット（105）は、命
令のシーケンシャル性を保つために、整数ユニット（10
1）と整数ユニット（103）との間に優先度を設けてい
る。この実施例においては、命令ユニット０（106）が
Ｎ番目（Ｎ＝0,1…）の命令を，命令ユニット１（107）
が（Ｎ＋１）番目の命令をフェッチするので、整数ユニ
ット（101）の優先度の方が高い。つまり、２つの整数
ユニットが同時にキャリービット（105）にキャリーを
書き込みにきた場合、先ず整数ユニット（101）のキャ
リーを書き込み、それから整数ユニット（103）のキャ
リーを書き込む。
3）での計算の結果，キャリー（桁上り）が生じる場
合、そのキャリーを保持し、その後のキャリーを伴なう
計算の時に参照される。キャリービット（105）は、命
令のシーケンシャル性を保つために、整数ユニット（10
1）と整数ユニット（103）との間に優先度を設けてい
る。この実施例においては、命令ユニット０（106）が
Ｎ番目（Ｎ＝0,1…）の命令を，命令ユニット１（107）
が（Ｎ＋１）番目の命令をフェッチするので、整数ユニ
ット（101）の優先度の方が高い。つまり、２つの整数
ユニットが同時にキャリービット（105）にキャリーを
書き込みにきた場合、先ず整数ユニット（101）のキャ
リーを書き込み、それから整数ユニット（103）のキャ
リーを書き込む。
命令ユニット０（106）は、命令を整数ユニット（101）
に転送したことをバス（110）を使って命令ユニット１
（107）に知らせる。命令ユニット１（107）は、キャリ
ーを伴なう命令をフェッチした場合に限り、整数ユニッ
ト（101）からのキャリーを持ち合わせるために１クロ
ックサイクル待ってから整数ユニット（103）への命令
の転送を開始する。キャリーを伴わない命令の場合は、
命令ユニット１（107）は命令ユニット０（106）から送
られてくるシグナルを無視する。
に転送したことをバス（110）を使って命令ユニット１
（107）に知らせる。命令ユニット１（107）は、キャリ
ーを伴なう命令をフェッチした場合に限り、整数ユニッ
ト（101）からのキャリーを持ち合わせるために１クロ
ックサイクル待ってから整数ユニット（103）への命令
の転送を開始する。キャリーを伴わない命令の場合は、
命令ユニット１（107）は命令ユニット０（106）から送
られてくるシグナルを無視する。
また第２図は、２つの命令ユニットの動作を示すタイミ
ング図である。最初の命令群は、レジスタの競合がなく
オペランドのプリフェッチがスムーズに行われた場合を
表わしている。２番目の命令群は、２つの命令ユニット
がプリフェッチしようとするオペランドの間にレジスタ
の競合が生じ、命令ユニット１（107）の機能ユニット
への転送に遅延が生じている。３番目の命令群は、２つ
の命令ユニットの間でレジスタの競合が生じている上
に、命令ユニット０（106）の要求するオペランドが既
に他の機能ユニットによって利用されていて、命令ユニ
ット１（107）の命令の機能ユニットへの転送に二重の
遅延が起きている場合である。
ング図である。最初の命令群は、レジスタの競合がなく
オペランドのプリフェッチがスムーズに行われた場合を
表わしている。２番目の命令群は、２つの命令ユニット
がプリフェッチしようとするオペランドの間にレジスタ
の競合が生じ、命令ユニット１（107）の機能ユニット
への転送に遅延が生じている。３番目の命令群は、２つ
の命令ユニットの間でレジスタの競合が生じている上
に、命令ユニット０（106）の要求するオペランドが既
に他の機能ユニットによって利用されていて、命令ユニ
ット１（107）の命令の機能ユニットへの転送に二重の
遅延が起きている場合である。
また第３図は、優先スコアボード（108）の働きを示し
ている。優先スコアボード（108）は、データ依存関係
に従い命令間のリソース競合を検出し回避する機能を備
えており、命令ユニットにフェッチされた命令の使用す
るレジスタや機能ユニットが利用可能な場合に限り実行
許可を出す。但し、機能ユニットの調停は共有されてい
るものに対してのみ行う。同図（ａ）は２つの命令ユニ
ット間で競合がない場合を、同図（ｂ）は競合がある場
合を示している。図において、（106），（107），（10
8），（506）は第１図に示したものと同一のものであ
る。（301），（302）はそれぞれ命令ユニット０（10
6）と命令ユニット１（107）に対する機能ユニットを表
わしている。
ている。優先スコアボード（108）は、データ依存関係
に従い命令間のリソース競合を検出し回避する機能を備
えており、命令ユニットにフェッチされた命令の使用す
るレジスタや機能ユニットが利用可能な場合に限り実行
許可を出す。但し、機能ユニットの調停は共有されてい
るものに対してのみ行う。同図（ａ）は２つの命令ユニ
ット間で競合がない場合を、同図（ｂ）は競合がある場
合を示している。図において、（106），（107），（10
8），（506）は第１図に示したものと同一のものであ
る。（301），（302）はそれぞれ命令ユニット０（10
6）と命令ユニット１（107）に対する機能ユニットを表
わしている。
また第４図は、分岐命令フェッチによる分岐のパターン
を示している。
を示している。
次に動作について説明する。まず分岐命令制御について
詳細動作を説明する。第４図の（ａ）および（ｂ）は、
命令ユニット０（106）に分岐命令がフェッチされ、そ
れぞれ分岐先の命令が命令ユニット０（106）および命
令ユニット１（107）にフェッチされる場合を、（ｃ）
および（ｄ）は命令ユニット１（107）に分岐命令がフ
ェッチされ、それぞれ分岐先の命令が命令ユニット０
（106）および命令ユニット１（107）にフェッチされる
場合を示している。命令ユニット０（106）は命令ユニ
ット１（107）へ命令の転送停止，再開，無効を示すシ
グナルを第１図の制御バス（109）を使って送る。分岐
命令が無条件分岐命令の場合、第４図の（ａ）および
（ｂ）において命令ユニット０（106）は制御バス（10
9）を使って、命令ユニット１（107）にフェッチした命
令の無効を示すシグナルを送り、プログラムカウンタ
（111）に分岐先のアドレスを知らせる。プログラムカ
ウンタ（111）はそのアドレスを受け取り、命令ユニッ
ト０（106）に命令com0を、命令ユニット１（107）に命
令com1をフェッチさせる。ここで、（ａ）の場合はその
まま２つの命令ユニットは命令を復号していくが、
（ｂ）の場合はcom0は実行してはいけない命令なので、
プログラムカウンタ（111）は命令ユニット０（106）に
フェッチした命令の無効を示すシグナルを送る。第４図
の（ｃ）および（ｄ）において、命令ユニット１（10
7）に無条件分岐命令がフェッチされると、命令ユニッ
ト１（107）は分岐先のアドレスをプログラムカウンタ
（111）に知らせる。プログラムカウンタ（111）は、
（ａ）および（ｂ）と同様に命令ユニット０（106）に
命令com0を，命令ユニット（107）に命令com1をフェッ
チさせる。（ｃ）の場合はそのまま処理を行なうが、
（ｄ）の場合は命令ユニット０（106）にフェッチした
命令の無効を示すシグナルを送る。
詳細動作を説明する。第４図の（ａ）および（ｂ）は、
命令ユニット０（106）に分岐命令がフェッチされ、そ
れぞれ分岐先の命令が命令ユニット０（106）および命
令ユニット１（107）にフェッチされる場合を、（ｃ）
および（ｄ）は命令ユニット１（107）に分岐命令がフ
ェッチされ、それぞれ分岐先の命令が命令ユニット０
（106）および命令ユニット１（107）にフェッチされる
場合を示している。命令ユニット０（106）は命令ユニ
ット１（107）へ命令の転送停止，再開，無効を示すシ
グナルを第１図の制御バス（109）を使って送る。分岐
命令が無条件分岐命令の場合、第４図の（ａ）および
（ｂ）において命令ユニット０（106）は制御バス（10
9）を使って、命令ユニット１（107）にフェッチした命
令の無効を示すシグナルを送り、プログラムカウンタ
（111）に分岐先のアドレスを知らせる。プログラムカ
ウンタ（111）はそのアドレスを受け取り、命令ユニッ
ト０（106）に命令com0を、命令ユニット１（107）に命
令com1をフェッチさせる。ここで、（ａ）の場合はその
まま２つの命令ユニットは命令を復号していくが、
（ｂ）の場合はcom0は実行してはいけない命令なので、
プログラムカウンタ（111）は命令ユニット０（106）に
フェッチした命令の無効を示すシグナルを送る。第４図
の（ｃ）および（ｄ）において、命令ユニット１（10
7）に無条件分岐命令がフェッチされると、命令ユニッ
ト１（107）は分岐先のアドレスをプログラムカウンタ
（111）に知らせる。プログラムカウンタ（111）は、
（ａ）および（ｂ）と同様に命令ユニット０（106）に
命令com0を，命令ユニット（107）に命令com1をフェッ
チさせる。（ｃ）の場合はそのまま処理を行なうが、
（ｄ）の場合は命令ユニット０（106）にフェッチした
命令の無効を示すシグナルを送る。
分岐命令が条件付分岐命令の場合、第４図の（ａ）およ
び（ｂ）で命令ユニット０（106）に条件付分岐命令が
フェッチされると、命令ユニット０（106）は制御バス
（109）を使って命令ユニット１（107）に命令の機能ユ
ニットへの転送停止のジグナルを送る。それから整数ユ
ニット（101）で分岐条件を判定し分岐条件が満足され
なければ、制御バス（109）を使って命令ユニット（10
7）に命令の機能ユニットへ転送を再開するシグナルを
出す。もし分岐条件が満たされていれば、命令ユニット
０（106）は制御バス（109）を使って命令ユニット１
（107）に命令を無効にするシグナルを出し、プログラ
ムカウンタ（111）に分岐先のアドレスを知らせる。プ
ログラムカウンタ（111）は分岐先のアドレスを受け取
り、命令ユニット０（106）に命令com0を，命令ユニッ
ト１（107）に命令com1をフェッチさせる。ここで
（ａ）の場合はそのまま２つの命令ユニットは命令を復
号していくが、（ｂ）の場合はcom0は実行してはいけな
い命令なので、プログラムカウンタ（111）は命令ユニ
ット０（106）にフェッチした命令の無効シグナルを送
る。第４図の（ｃ）および（ｄ）において、命令ユニッ
ト１（107）に条件付分岐命令がフェッチされると、整
数ユニット（103）で分岐条件を判定し、分岐条件がみ
たされていなければそのまま処理を行なう。もし分岐条
件がみたされていれば、命令ユニット１（107）は分岐
先のアドレスをプログラムカウンタ（111）に知らせ
る。プログラムカンタ（111）はそのアドレスを受け取
り、命令ユニット０（106）に命令com0を，命令ユニッ
ト１（107）に命令com1をフェッチさせる。ここで
（ｃ）の場合はそのまま命令を復号していくが、（ｄ）
の場合は命令ユニット０（106）にフェッチした命令の
無効シグナルを送る。
び（ｂ）で命令ユニット０（106）に条件付分岐命令が
フェッチされると、命令ユニット０（106）は制御バス
（109）を使って命令ユニット１（107）に命令の機能ユ
ニットへの転送停止のジグナルを送る。それから整数ユ
ニット（101）で分岐条件を判定し分岐条件が満足され
なければ、制御バス（109）を使って命令ユニット（10
7）に命令の機能ユニットへ転送を再開するシグナルを
出す。もし分岐条件が満たされていれば、命令ユニット
０（106）は制御バス（109）を使って命令ユニット１
（107）に命令を無効にするシグナルを出し、プログラ
ムカウンタ（111）に分岐先のアドレスを知らせる。プ
ログラムカウンタ（111）は分岐先のアドレスを受け取
り、命令ユニット０（106）に命令com0を，命令ユニッ
ト１（107）に命令com1をフェッチさせる。ここで
（ａ）の場合はそのまま２つの命令ユニットは命令を復
号していくが、（ｂ）の場合はcom0は実行してはいけな
い命令なので、プログラムカウンタ（111）は命令ユニ
ット０（106）にフェッチした命令の無効シグナルを送
る。第４図の（ｃ）および（ｄ）において、命令ユニッ
ト１（107）に条件付分岐命令がフェッチされると、整
数ユニット（103）で分岐条件を判定し、分岐条件がみ
たされていなければそのまま処理を行なう。もし分岐条
件がみたされていれば、命令ユニット１（107）は分岐
先のアドレスをプログラムカウンタ（111）に知らせ
る。プログラムカンタ（111）はそのアドレスを受け取
り、命令ユニット０（106）に命令com0を，命令ユニッ
ト１（107）に命令com1をフェッチさせる。ここで
（ｃ）の場合はそのまま命令を復号していくが、（ｄ）
の場合は命令ユニット０（106）にフェッチした命令の
無効シグナルを送る。
次に優先スコアボード（108）によるレジスタの競合の
検出と優先度を用いた回避について説明する。２つの命
令ユニットは、第２図に示すように共に命令のフェッ
チ，復号，機能ユニットへの転送の３つのステージにパ
イプライン化されている。命令のフェッチは、命令ユニ
ット１（107）の機能ユニットへの転送開始と同期され
ていて、共に１クロックサイクルで命令をフェッチした
後、命令を復号ステージに渡す。そこで各命令ユニット
は、演算に必要なオペランドをレジスタファイル（50
6）から当該命令に対応する機能ユニットにプリフェッ
チさせる。優先スコアボード（108）は、各命令ユニッ
トからオペランドの要求があるとそのレジスタのスコア
ボード・ビットとその命令が使用する機能ユニットの空
き状態を調べる。命令が使用する機能ユニットが利用可
能な場合、優先スコアボード（108）は、命令ユニット
０（106）に対しては命令ユニット０（106）が要求して
いるレジスタのスコアボード・ビットがセットされてい
なければ、命令ユニット０（106）にレジスタの利用可
能のシグナルを送る。命令ユニット１（107）に対して
は、命令ユニット１（107）が要求しているレジスタの
スコアボード・ビットがセットされていなくて且つ命令
ユニット０（106）の要求しているレジスタと競合が起
きていない場合に限り利用可能のシグナルが送られる。
これらの条件が満たされなければ、各機能ユニットでオ
ペランドのプリフェッチができないので、機能ユニット
への転送をウエイトしなければならない。第３図の
（ａ）では、２つの命令ユニットはオペランドの競合が
生じていない（第２図の第１命令群に対応している）の
で、オペランドを要求し（図において）、利用可能の
シグナルを受け取り（）、命令を対応する機能ユニッ
トに転送する（）動作が並列に行われている。そして
機能ユニットが演算を行なった結果をレジスタに書き込
む（）。（ｂ）の場合、オペランドの要求（）でレ
ジスタ間に競合が生じている（第２図で第２命令群に対
応している）ので、優先スコアボード（108）は命令ユ
ニット０（106）にだけ利用可能のシグナルを出す
（）。命令ユニット１（107）は、命令ユニット０（1
06）が命令を機能ユニットへ転送し（）、機能ユニッ
トが演算の結果をレジスタに書き込んだ（）後に送ら
れてくる利用可能のシグナルを受け取って（）、対応
する機能ユニットへの命令の転送を開始する（）。機
能ユニットも数段のパイプライン・ステージを持ち、プ
リフェッチされたオペランドを使って命令を実行し、結
果をレジスタに書き込む。
検出と優先度を用いた回避について説明する。２つの命
令ユニットは、第２図に示すように共に命令のフェッ
チ，復号，機能ユニットへの転送の３つのステージにパ
イプライン化されている。命令のフェッチは、命令ユニ
ット１（107）の機能ユニットへの転送開始と同期され
ていて、共に１クロックサイクルで命令をフェッチした
後、命令を復号ステージに渡す。そこで各命令ユニット
は、演算に必要なオペランドをレジスタファイル（50
6）から当該命令に対応する機能ユニットにプリフェッ
チさせる。優先スコアボード（108）は、各命令ユニッ
トからオペランドの要求があるとそのレジスタのスコア
ボード・ビットとその命令が使用する機能ユニットの空
き状態を調べる。命令が使用する機能ユニットが利用可
能な場合、優先スコアボード（108）は、命令ユニット
０（106）に対しては命令ユニット０（106）が要求して
いるレジスタのスコアボード・ビットがセットされてい
なければ、命令ユニット０（106）にレジスタの利用可
能のシグナルを送る。命令ユニット１（107）に対して
は、命令ユニット１（107）が要求しているレジスタの
スコアボード・ビットがセットされていなくて且つ命令
ユニット０（106）の要求しているレジスタと競合が起
きていない場合に限り利用可能のシグナルが送られる。
これらの条件が満たされなければ、各機能ユニットでオ
ペランドのプリフェッチができないので、機能ユニット
への転送をウエイトしなければならない。第３図の
（ａ）では、２つの命令ユニットはオペランドの競合が
生じていない（第２図の第１命令群に対応している）の
で、オペランドを要求し（図において）、利用可能の
シグナルを受け取り（）、命令を対応する機能ユニッ
トに転送する（）動作が並列に行われている。そして
機能ユニットが演算を行なった結果をレジスタに書き込
む（）。（ｂ）の場合、オペランドの要求（）でレ
ジスタ間に競合が生じている（第２図で第２命令群に対
応している）ので、優先スコアボード（108）は命令ユ
ニット０（106）にだけ利用可能のシグナルを出す
（）。命令ユニット１（107）は、命令ユニット０（1
06）が命令を機能ユニットへ転送し（）、機能ユニッ
トが演算の結果をレジスタに書き込んだ（）後に送ら
れてくる利用可能のシグナルを受け取って（）、対応
する機能ユニットへの命令の転送を開始する（）。機
能ユニットも数段のパイプライン・ステージを持ち、プ
リフェッチされたオペランドを使って命令を実行し、結
果をレジスタに書き込む。
次にデータユニット（505）の競合の検出と回避に対す
る制御について説明する。データユニット（505）も他
の機能ユニット同様、各命令ユニットがロード又はスト
ア命令をフェッチすると、オペランドをデータユニット
（505）にプリフェッチさせるために、優先スコアボー
ド（108）に要求を出す。優先スコアボード（108）は、
レジスタ競合やデータユニット（505）の空き状態によ
り利用可能のシグナルを要求を出した命令ユニットに返
す。優先スコアボード（108）から利用可能のシグナル
を受け取った命令ユニットは命令をデータユニット（50
5）に転送する。また、他の実施例として、第１図で２
つの浮動小数点ユニット（102），（103）を取り除いた
構成がある。このように構成すれば、制御系のような浮
動小数点の演算機能を必要としない場合には、少ないハ
ードウェアで最大２命令／サイクルを実現できるという
効果がある。
る制御について説明する。データユニット（505）も他
の機能ユニット同様、各命令ユニットがロード又はスト
ア命令をフェッチすると、オペランドをデータユニット
（505）にプリフェッチさせるために、優先スコアボー
ド（108）に要求を出す。優先スコアボード（108）は、
レジスタ競合やデータユニット（505）の空き状態によ
り利用可能のシグナルを要求を出した命令ユニットに返
す。優先スコアボード（108）から利用可能のシグナル
を受け取った命令ユニットは命令をデータユニット（50
5）に転送する。また、他の実施例として、第１図で２
つの浮動小数点ユニット（102），（103）を取り除いた
構成がある。このように構成すれば、制御系のような浮
動小数点の演算機能を必要としない場合には、少ないハ
ードウェアで最大２命令／サイクルを実現できるという
効果がある。
以上のように、この発明によれば、複数の独立に動作す
る命令ユニットと各々の命令ユニットに複数の機能ユニ
ットを備え、全ての機能ユニットを共有のレジスタファ
イルとデータユニットとキャリービットに接続し、デー
タ依存性やリソース競合の検出と回避を優先スコアボー
ド等のハードウェアで実現しているので、複数の命令ユ
ニットがプログラムの並列性に従って独立に矛盾なく動
作するから、処理速度を更に向上させる効果がある。
る命令ユニットと各々の命令ユニットに複数の機能ユニ
ットを備え、全ての機能ユニットを共有のレジスタファ
イルとデータユニットとキャリービットに接続し、デー
タ依存性やリソース競合の検出と回避を優先スコアボー
ド等のハードウェアで実現しているので、複数の命令ユ
ニットがプログラムの並列性に従って独立に矛盾なく動
作するから、処理速度を更に向上させる効果がある。
【図面の簡単な説明】 第１図はこの発明で２つの命令ユニットを備えた一実施
例を示す構成図、第２図は２つの命令ユニットの動作を
示すタイミング図、第３図（ａ），（ｂ）は優先スコア
ボードの働きを示した図、第４図（ａ）〜（ｄ）は分岐
命令による分岐のパターンを表わした図、第５図は従来
の並列処理装置の構成図である。 図において、（101），（103）は整数ユニット、（10
2），（104）は浮動小数点ユニット、（105）はキャリ
ービット、（106），（107）は命令ユニット、（108）
は優先スコアボード、（109），（110），（509）はバ
ス、（111）はプログラムカウンタ、（301），（302）
は機能ユニット、（505）はデータユニット、（506）は
レジスタファイルである。 なお、各図中、同一符号は同一または相当部分を示す。
例を示す構成図、第２図は２つの命令ユニットの動作を
示すタイミング図、第３図（ａ），（ｂ）は優先スコア
ボードの働きを示した図、第４図（ａ）〜（ｄ）は分岐
命令による分岐のパターンを表わした図、第５図は従来
の並列処理装置の構成図である。 図において、（101），（103）は整数ユニット、（10
2），（104）は浮動小数点ユニット、（105）はキャリ
ービット、（106），（107）は命令ユニット、（108）
は優先スコアボード、（109），（110），（509）はバ
ス、（111）はプログラムカウンタ、（301），（302）
は機能ユニット、（505）はデータユニット、（506）は
レジスタファイルである。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−10747（ＪＰ，Ａ) 特開 平１−243123（ＪＰ，Ａ) 特開 昭53−108254（ＪＰ，Ａ)
Claims (1)
- 【請求項１】演算を行なう複数の機能ユニットと、これ
ら機能ユニットで使用する演算オペランドを記憶するレ
ジスタファイルと、データの読み出し，書き込み処理を
行なうデータユニットと、上記各機能ユニット及びレジ
スタファイルをバス接続し、命令のフェッチ，復号及び
該当機能ユニットへの転送をパイプライン化して行なう
命令ユニットと、上記機能ユニットの演算結果によるキ
ャリーを保持するキャリービットとを備えた並列処理装
置において、 上記レジスタファイル，データユニット及びキャリービ
ット等のリソースを共有するとともに、命令をそれぞれ
同時にフェッチし、かつ上記リソースの競合により並列
処理できない場合の優先度がプログラムのシーケンシャ
ル性に基づいて予め決められる複数の上記命令ユニット
と、 上記各命令ユニット間のリソース競合を調べ、リソース
競合が存在しない場合は各命令ユニットにフェッチされ
た命令を同時に実行するように制御するとともに、リソ
ース競合が存在する場合は各命令ユニットにフェッチさ
れた命令を上記優先度に従ってシーケンシャルに実行す
るように制御する優先スコアボードとを備えたことを特
徴とする並列処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031652A JPH0769825B2 (ja) | 1989-02-10 | 1989-02-10 | 並列処理装置 |
| US07/478,196 US5226166A (en) | 1989-02-10 | 1990-02-12 | Parallel operation processor with second command unit |
| US08/076,023 US5293500A (en) | 1989-02-10 | 1993-05-27 | Parallel processing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031652A JPH0769825B2 (ja) | 1989-02-10 | 1989-02-10 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211534A JPH02211534A (ja) | 1990-08-22 |
| JPH0769825B2 true JPH0769825B2 (ja) | 1995-07-31 |
Family
ID=12337103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031652A Expired - Lifetime JPH0769825B2 (ja) | 1989-02-10 | 1989-02-10 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769825B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493687A (en) | 1991-07-08 | 1996-02-20 | Seiko Epson Corporation | RISC microprocessor architecture implementing multiple typed register sets |
| DE69233493T2 (de) | 1991-07-08 | 2005-07-28 | Seiko Epson Corp. | RISC-Prozessor mit erweiterbarer Architektur |
| US20110320766A1 (en) * | 2010-06-29 | 2011-12-29 | Youfeng Wu | Apparatus, method, and system for improving power, performance efficiency by coupling a first core type with a second core type |
| CN110647362B (zh) * | 2019-09-11 | 2023-03-31 | 上海高性能集成电路设计中心 | 一种基于记分牌原理的两级缓置发射装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110747A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd |
-
1989
- 1989-02-10 JP JP1031652A patent/JPH0769825B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02211534A (ja) | 1990-08-22 |
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