JPH0677233B2 - データ処理システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、オペランド・フェッチの順序付けの際にプロ
グラムによって指定された概念的順序からの逸脱を可能
にし、同時に多重処理（MP）環境において概念的順序と
同じプログラム実行結果を得ることのできる手段に関す
る。順序外れフェッチは、システム性能を大きく改善す
ることができる。

B.従来の技術 コンピュータ・プログラムによって得られる特定の機能
は、その命令の「概念的順序」、すなわちプログラムに
書かれた命令の順序に従属する。メモリ・ストア及びフ
ェッチ動作の「概念的順序」も、同様に、書かれた命令
の順序によって決まる。すなわち、各プログラムは、そ
の命令及びそれらの命令のフェッチ及びストアを概念的
順序で処理するものと期待される。このように、通常の
CPUは、プログラム設計者がそのプログラムに期待する
プログラム結果をシステム記憶装置内でもたらすため、
プログラム実行中、フェッチ及びストアの概念的順序を
維持する。

多重処理（MP）システムでは、プロセッサによるオペラ
ンド・フェッチが、実行プログラムの命令シーケンスに
よって指定されるオペランドの順序と異なる順序をもつ
ことが許されている場合、間違ったデータがMPシステム
内のいずれかのプロセッサによってフェッチされる可能
性がある。

間違ったデータが扱われる問題の例として、第2A図に示
す次のような単純なケースが挙げられる。

1.プログラムＡとＢが、MP内のそれぞれ異なるプロセッ
サａとｂで実行されている。各プロセッサは、そのプロ
セッサが実行しているプログラムによって指定された順
序でフェッチ及びストアを完了する。すなわち、各プロ
セッサは、それぞれのプログラムの概念的順序オペラン
ドにアクセスする。

2.プログラムＡは、位置ｘへのストア（すなわちSTx）
と、それに続いて位置ｙへのストア（すなわちSTy）を
含む命令シーケンスをもつ。ストアの順序は、STx・・
・STyである。

3.プログラムＢは、位置ｙからのデータＹをロードする
ロード命令Lyと、それに続いて位置ｘからのデータＸを
ロードするロード命令Lxをもつ。ロード命令の順序は、
Ly・・・Lxであり、これは他のプロセッサ上での他方の
プログラムによるストア命令の順序STx...STyの逆にな
っている。

4.第2A図に示したケース１ないしケース６は、プログラ
ムＢによって位置ｘ及びｙからフェッチ可能なオペラン
ド・データ値の可能なすべての組合せ（YX,YX′または
Ｙ′Ｘ′）を表している。

5.YX,YX′またはＹ′Ｘ′のうちのどの組合せが、プロ
グラムＢによって位置ｘ及びｙからフェッチされるか
は、プログラムＢによるフェッチに対して、プログラム
Ａがそのストアを行なう時間が前か後かによって決ま
る。フェッチされた組合せは、プログラムＡとＢの両方
がそれらのオペランドに概念的順序でアクセスした場合
には、アーキテクチャ的に正しいデータである。

6.しかし、プログラムＢ内のいれかのオペランドが、そ
の概念的順序でアクセスされない（すなわち、順序外
れ、OOS）場合は、このOOS状態によって、概念的順序ア
ーキテクチャ規則の下でプログラムが必要とするアーキ
テクチャ上正しいデータではなく、間違ったデータがフ
ェッチされることがあり得る。

7.たとえば、プログラムＡとＢの概念的順序がケース１
を生じさせる場合、その結果得られる必要なデータはYX
である。しかし、ケース１で、データＹの第１オペラン
ド・フェッチがキャッシュ・ミスによって遅延し、デー
タＸの第２オペランド・フェッチが遅延なくキャッシュ
内でアクセスされた場合、位置Ｙへのストアによってデ
ータＹがＹ′に変更された後に、オペランドＹが得られ
る。したがって、OOS状態によって、概念的順序アーキ
テクチャ規則の求める組合せYXではなく、アーキテクチ
ャ上不可能な組合せＹ′Ｘがフェッチされる。

概念的順序アーキテクチャ規則の違反を避けるために、
従来のコンピユータ・システムは、プログラム・シーケ
ンス内の直前の命令の実行が完了するまで、プログラム
内の次の命令の実行を開始しないで、概念的順序を維持
していた。したがって、プログラム・シーケンス内の次
の命令に対するメモリ・フェッチまたはストアは、プロ
グラム・シーケンス内の先行命令の実行が完了するまで
遅延された。どの命令内でもすべてのメモリ・フェッチ
及びストアが、それぞれの命令のアーキテクチャによっ
て指定される順序で実行された。

しかし、従来技術では、CPUがオペランドをフェッチ及
びストアする実際の順序をその概念的順序から変更した
にもかわらず、正しいプログラム結果を得たという、特
別のケースが開示されている。もうした従来技術の１つ
は、先行ストア・オペランドに対する従属性を検出する
ものである。これは、各オペランド・フェッチ要求のア
ドレスを先行する未完了の各オペランド・ストア要求の
アドレスと比較することによって実行され、比較した結
果等しくなかった場合は、先行ストアに対する従属性の
衝突は存在しなかったことになる。

大型CPUは、長年にわたって、特定のタイプの命令オー
バラップを使用してきた。このようなオーバラップした
実行には、ある程度の順序外れの実行を可能にする様々
な技法が必要であった。従来のオーバラップ技法は、多
数の異なる形態をとり、各技法はそれぞれ特有の制御上
の問題を伴っていた。これらの技法にいくつかは、複数
の実行装置を有するCPUを含むパイプライン式CPUで使用
された。それらの技法は、様々なタイプの従属性検出技
法を使用して、様々な実行状態で複数の命令が、それら
の実行をオーバラップする際に遭遇するいくつのタイプ
の問題を回避することができた。これらの技法は、命令
間の従属性を検出するために制御論理を使用して、これ
らの命令をオーバラップせずに、すなわち概念的順序に
従って１時に１つずつ実行した場合に得られるのと同じ
実行結果を確保することができた。

これらの従来のシステムは、命令オーバラップを制御す
るために、各命令に対する実行の終了を認識する命令完
了制御を使用して、それぞれの命令のフェッチ・オペラ
ンド及びストア・オペランドを相関させていた。

プログラムへの割込みは、通常、大部分の命令の実行の
完了時、及びシーケンス内の次の命令の実行開始前に許
されていた。未処理のフェッチ・オペランド及びストア
・オペランドをすべて獲得しないと、どの命令の実行も
完了できず、またそのような命令に対する確り込みも開
始できない。たとえば、割込みは、命令ストリームによ
って直列化される。直列化により、プログラム割込みが
オペランド・フェッチ及びオペランド・ストアの順序付
けに干渉することが防止される。長い実行時間を要する
命令だけは、その完了前に、かつそのとき未処理のフェ
ッチ及びストアの完了時にのみ、割込みを受けることが
できた。この未処理のフェッチおよびストアの完了によ
り、割込みが許される一時的命令停止時点が定義され
た。

また従来技術では、ある命令の実行に必要なフェッチさ
れたデータを受け取るために予約されたCPUレジスタの
サブセットが、フェッチされたデータを適切に受け取る
よう保証するために、メモリに対するオペランド・フェ
ッチ要求のタグ付けが行なわれた。各レジスタは、メモ
リからフェッチ・データが得られ、べてのレジスタに通
じる共通データ・バス上に置かれたとき、そのバス上で
フェッチされたデータと共に送られたタグを、予約れた
レジスタに記憶れたタグと比較する比較手段をもってい
た。比較の結果等しかった場合のみ、フェッチされたデ
ータは、予約されたレジスタのサブセットに入ることが
できた。

また従来システムでは、ある種の命令は、オーバラップ
を使用することができなかった。たとえば、S/370アー
キテクチャにおける直列化命令は、すべての先行命令が
実行を完了するまで実行を開始できない。直列化動作の
１つは、先行命令が、べてのオペランド・フェッチ及び
ストアをプログラム順序で完了し、他のCPU及びチャネ
ル・プログラムもこの順序を守ることである。このよう
な命令の例には、S/370の比較後スワップ命令や、テス
ト後セット命令などがある。他の多数の直列化命令が、
「IBM ESA/370解説書（Principles of Operation）」、
（資料番号SA22−7200−０）のpp.5−76及び５−77に記
載されている。

特開昭63−293639号公報は、フェッチ要求が、当該のフ
ェッチ要求を出した命令の概念的順序から外れてそのデ
ータを返されることを検出する、CPUの実行装置用のモ
ニタ手段を開示している。テーブル（すなわちスタッ
ク）に、メモリ・フェッチ要求に対するエントリを設け
る。各テーブル・エントリは、メモリ・アドレス、その
命令を識別するタグ、エントリ内のフィールドが満杯で
あるか否かを示す満／空フラグ、及び満杯のエントリが
有効か否かを示す有効フラグ・ビットを含め、フェチ要
求を表すフィールドを含む。各エントリは、無効にされ
るまでスタック内に残る。エントリは、無効にされる
と、新しいフェッチ要求のために使用できるようにな
る。テスト・アドレスは、ストア・アドレス、及び相互
無効化（XI）要求アドレスによって提供される。エント
リは、そのフェッチ・アドレス・フィールドがオペラン
ド・ストア比較動作の方法で比較してテスト・アドレス
と等しい場合、無効とマークされる。しかし、キャッシ
ュ・ミスまたは直列化事象が発生すると、スタック内の
すべてのエントリが、無効とマークされる。エントリが
無効にされると、それが順序外れの可能性のあるフェッ
チ要求を表していることを示す。

特定のオペランド・ストア比較に関する問題は、IBMテ
クニカル・ディスクロージャ・ブルテン、1985年12月、
pp.3173−3174に所載の“Handling of Fetches Subsequ
ent to Unexpected Stores"と題する論文に記載されて
いる。

ノイマン型コンピュータ・システムの基本的アーキテク
チャは、プログラムに対する意図した実行結果を得るた
めには、そのプログラム内の命令が「概念的順序」にな
っていることを必要とする。このアーキテクチャは、シ
ステムの主記憶装置（システム・メモリまたはジャスト
・メモリとも呼ばれる）内でオペランドを提供し、オペ
ランドを主記憶装置からフェッチし、主記憶装置に記憶
することを必要とする。プログラムが単一プロセッサ・
システム（UP）で実行されようと、多重プロセッサ・シ
ステム（MP）で実行されようと、これらの同じアーキテ
クチャ要件が存在する。

C.発明が解決しようとする課題 したがって、ノイマン型コンピュータ・システムの基本
的アーキテクチャは、プログラムの結果に“概念的順
序」という制約を課す。このような結果は、オペランド
・データのフェッチ（「フェッチ」と呼ぶ）と、他のフ
ェッチ及びオペランド・データの記憶（「ストア」と呼
ぶ）との時間的関係を使用することによって得られる。
プログラム実行の結果は、命令オペランド・アクセスの
概念的順序の影響を受けるので、記憶装置における任意
のオペランド・アクセスが命令の概念的順序によって必
要とされる順序になっていない場合に、プログラム実行
の結果が変更されてはならない。従来は、概念的順序が
後のオペランド記憶データは、記憶装置アクセスの実際
の順序で後でアクセスされていた。

D.課題を解決するための手段 本発明は、共通の記憶装置にアクセスする複数のプロセ
ッサに対して単一の記憶装置のイメージを維持すること
に関する。本発明は、ある種の従来のMPシステムで偶然
に起こりうる、単一イメージ概念の崩壊を回避する。

本発明は、オペランド・フェッチを順序付ける際に、プ
ログラムによって指定された概念的順序からのある程度
の逸脱を可能にする手段を提供する。フェッチの順序付
けの際に逸脱が許されるので、多重プロセッサ（MP）環
境における概念的順序と同じプログラム実行の結果が得
られ、かつシステム性能の大きな向上がもたされる。

本明発は、フェッチ・オペランド・データに対する記憶
装置要求が、それらのデータを要求された順序とは異な
る順序で返す、様々な種類の条件を扱う。このようなフ
ェッチを、以後順序外れ（OOS）フェッチと呼ぶ。オペ
ランド・データのOOSフェッチは、概念的順序と呼ばれ
るフェッチ・オペランド・シーケンスの復号された順序
に対して、返されるデータの順序を変える条件によって
OOSになる。いくつかの条件が、フェッチ要求を概念的
順序から外させることができる。たとえば、各フェッチ
要求が記憶装置に発行できる形になると直ちに、そのフ
ェッチ要求が記憶装置に発行されるのがその例である。

オペランド・フェッチ動作をOOSにすることのできる条
件としては、以下のものがある。1.記憶装置へのフェッ
チ要求の発行を遅延させる（たとえば、ある要求に対す
るアドレスを生成する際の遅延）。2.オペランド・デー
タの返送をスピードアップする（たとえば、オペランド
・データをフェッチするために記憶装に行かないで、そ
の実行装置内のストア・バッファ（SB）からそのデータ
をフェッチする）。3.オペランド・データの返送を遅延
させる（たとえば、フェッチ要求がキャッシュ・ミスと
なり、そのデータを記憶階層から得なければならないと
き）。または4.直列化命令のオペランドのフェッチを、
その完了前に、直列化命令より前にある命令のオペラン
ド、または直列化命令より後にある命令のオペランドへ
のアクセスとオーバラップさせる。直列化命令オペラン
ドも、OOSにすることができ、かつ他の命令のオペラン
ドとオーバラップさせることができる。

さらに、本発明は、任意の１つのフェッチ・オペランド
に対して、前段落で列挙した複数の条件が同時に存在す
るときに発生する、フェッチ・オペランドに対する複数
のOOS条件を扱うことができる。１つのフェッチ・オペ
ランドに対して存在できる同時OOS条件の許容される組
合せには、前段階で列挙した条件の各種の組合せが含ま
れる。ただし、キャッシュ・ミスと、SBからのフェッチ
は同時には存在できないが、それ以外の組合せなら２
重、３重などで存在することができる。

本発明によれば、フェッチを、他のフェッチ及びストア
に対して、プログラム指定された順序で制御された形で
順序を付け直すことが可能である。本発明では、プログ
ラムで指定されたオペランド・ストアまたは命令完了の
順序に実行の順序を変える必要はない。フェッチもスト
アも、命令完了時にはその概念的順序を保持し、それに
よって同じプログラム結果を維持することができる。

本発明は、暗示的にまたは明示的に、コンピュータ・シ
ステムの記憶階層の使用において次の要件を仮定する。
（１）フェッチは、プログラムで指定された順序で起こ
るように見えなければならない。（２）ストアは、プロ
グラムで指定された順序で起こるように見えなければな
らない。（３）所与の命令のためのストアが、そのCPU
には、後続の各命令のためのオペランド・フェッチに先
行するように見えなければならない。（４）所与の記憶
アドレスへのフェッチが、最近のストアからのデータを
そのアドレスに返さなければならない。（５）多重プロ
セッサ内のすべてのプロセッサに単一の記憶装置イメー
ジが見えなければならない。すなわち、すべてのプロセ
ッサに、記憶位置に対する同じ変更が同じ相対的順序で
見えなければならない。

本発明は、順序外れでフェッチを実行する際に、フェッ
チされたデータが、同じフェッチが概念的順序で行なわ
れた場合に得られるはずのデータと異なるときに、間違
ったプログラム結果が発生する危険を防止する、特別の
制御を提供する。

概念的順序より前に返されるフェッチ（早期フェッチ）
を考える。このフェッチは、以前のストアによって変更
されたデータをフェッチする必要があるが、フェッチが
順序外れであるためにこのストアがまだ起こっていない
場合には、間違ったデータを得ることがある。この場
合、早期フェッチは、変更されたデータを返すべきとき
に、未変更のデータを返す。この問題は、データが同じ
CPUによって変更されたか、異なるCPUによって変更され
たかに関係なく存在する。

ここで、早期フェッチからその概念的順序までの間には
ストアが行なわれないと仮定する。そうすると、早期フ
ェッチまたは概念的順序のフェッチによって同じデータ
がアクセスされる。早期フェッチを使用することによ
り、その命令が概念的順序で完了したときに害が生じる
ことはない。

次に、概念的順序より後に実行されるフェッチ（遅延フ
ェッチ）を考える。遅延フェッチでは、同じアドレスに
あるデータを変更する概念的順序が後にストアが、この
遅延フェッチがそのデータにアクセスする前に起こる場
合にのみ、間違ったプログラム結果が得られる。この場
合、遅延フェッチは、概念的順序で実行された場合に返
すはずのデータとは異なるデータを返す。

ここで、前の概念的順序から遅延フエッチまでの間には
ストアが行なわれないと仮定する。そうすると、遅延フ
ェッチまたは概念的順序のフェッチによって同じデータ
がアクセスされる。遅延フェッチを使用することによ
り、その命令が概念的順序で完了したときに害が生じる
ことはない。

本発明は、間違ったデータを得たかフェッチがあるかど
うかを判定するために、並べ換えられた（概念的順序外
れ）フェッチを検出することにより、間違ったプログラ
ム結果の生じる危険（露出）を検出するものである。

本発明は、共通記憶装置に緊密結合されたすべてのプロ
セッサに、それぞれのプロセッサが概念的順序で命令を
実行している場合に見えるはずのものと同じデータが記
憶装置内で見えなければならないという規則が遵守され
ることを保証する。

あるOOSフェッチについて間違った結果が発生する危険
が検出されたときは、たとえば、プログラムの危険にさ
らされたフェッチをもつ部分をその危険が存在し得ない
ような形で再実行することにより、その危険が回避され
るような形でデータを再フェッチすることによって矯正
される。

検出された危険を矯正するための多数の異なる実施態様
は自明であろう。実施態様のうちには、危険にさらされ
たフェッチの前または後の危険にさらされていないフェ
ッチも再実行することが必要となるものもある。このよ
うな余り正確でない実施態様は、その実施が簡単になる
ことがある。

フェッチ及びストアの順序は、各オペランドに、概念的
順序でその位置を指定する識別子を割り当てることによ
って決定できる。これは、概念的順序を表すIID（命令
識別子）をオペランドに割り当てることによって、たと
えば概念的順序が次の命令に割り当てられる次のIIDを
それぞれ１ずつ増分することによって行なうのが好都合
である。１つの命令内の複数のオペランドに対するIID
が同じ場合は、それらのオペランドはその命令を実行す
るためのグループとしてまとめられるので、問題は生じ
ない。大部分のコンピュータ・アーキテクチャは、どの
命令に対しても１つのストア・オペランドしか提出しな
い。そのストア・オペランドにも、その命令のIIDが与
えられる。それらのオペランドを区別する別々のオペラ
ンド識別子を、命令内部でオペランドに割り当てること
もできる。

このような場合、オペランドの概念的順序は、それに割
り当てられるIIDの順序によって示される。概念的順序
における各オペランドのIDDは、先行オペランドのIIDよ
り大きい、または等しい。また、概念的順序における各
オペランドのIIDは、後続オペランドのIIDより小さい、
または等しい。これらの不等関係が、本発明で順序外れ
（OOS）オペランドの検出に使用される。したがって、
のIIDが、時間順序が後のオペランドのIIDより大きいと
き、または時間順序が先のオペランドのIIDより小さい
とき、順序外れ（OOS）オペランドが検出される。

どのフェッチまたはストア動作も、多数の副動作を含
む。たとえば、命令装置によるオペランドの有効アドレ
スの生成、オペランド・データに対するキャッシュ記憶
域の要求、記憶装置内でデータがアクセスされるまでの
待機、及びフェッチ要求されたデータの返送、またはス
トア要求されたデータがストアされたことを示すストア
肯定応答信号の返送が含まれる。データ・アクセスの完
了を待つ時間は、L1キャッシュ・ヒットが起こった場合
の１サイクル待ちから、L2キャッシュ、L3主記憶装置、
及びDASDバックアップ記憶装置を含む記憶階層でデータ
にアクセスすることを必要とするL1キャッシュ・ミスが
起こった場合の数十サイクルまで様々である。

ストアは、実行装置でストア肯定応答信号を受け取った
ときに行なわれる。フェッチは、そのデータが記憶装置
から返されたときに行なわれる。データのデータをフェ
ッチが使用できるようになる通常の時点は、ストア肯定
応答信号を受け取った後である。本発明では、実行装置
内のストア・バッファ（SB）からのフェッチも可能であ
る。このフェッチは、ストア肯定応答信号より時間的に
早く、ストアされたデータがSB内でフェッチのために使
用できることが確認される。

多重プロセッサ複合体（MP）におけるストアは、ローカ
ル・ストアとリモート・ストアに分類できる。ローカル
・ストアは、ストアされたデータをフェッチするプロセ
ッサと同じプロセッサによって実行される。リモート・
ストアは、ストアされたデータをフェッチするプロセッ
サと異なるプロセッサによって実行される。リモート・
ストアは、相互無効化（XI）要求によって、ローカル・
プロセッサに知らされる。

フェッチは、そのデータが記憶階層からCPU内の実行装
置に返されるときに行なわれる。返されたデータは、も
はや、あるプロセッサのL1キャッシュからのデータ単位
のローカル・コピーを、別のプロセッサが同じデータ単
位にストアを行ないたいときに、除去するための相互無
効化（XI）信号など、記憶階層内の事象の影響を受けな
い。フェッチされたオペランド・データの返送時間によ
って、そのフェッチが早期と見なされるか、遅延と見な
されるかが決まる。

多重プロセッサ複合体（MP）におけるフェッチは、ロー
カル・フェッチとリモート・フェッチに分類できる。ロ
ーカル・フェッチは、L1キャッシュ内にフェッチ・デー
タを有するプロセッサと同じプロセッサによって要求さ
れる。リモート・フェッチは、異なるプロセッサに対し
て要求される。リモート・フェッチは、リモート・プロ
セッサが、たとえばデータ単位への書込みのためのデー
タ単位に対する排他的制御を要求するときに行なわれ、
その後、対応するデータ単位を無効にするために、ロー
カルCPUに相互無効化（XI）要求が送られる。

フェッチは、順序外れ（OOS）で要求されることがあ
る。あるいは、フェッチが順序通り要求されたときで
も、順序外れ（OOS）になることがある。たとえば、キ
ャッシュ・ミスまたは前のフェッチ動作時のインターロ
ックによって、その返されたデータ単位が遅延したとき
がそうである。あるいは、たとえばキャッシュからでは
なくローカル・ストア・バッファ内でアクセスすること
によってフェッチがスピードアップされて順序外れにさ
れることがある。あるいは、直列化命令に隣接するフェ
ッチのように、アーキテクチャ上OOS（本明細書では、
疑似OOSと呼ぶ）と見なされることがある。

フェッチ要求は、後続のストアがフェッチより概念的順
序が前であるとき、そのストア要求と同じアドレス（す
なわち、同じデータ単位）に対するものとなることがあ
る。このとき、「オペランド・ストア比較（OSC）」状
態が存在する。パイプライン化されオーバラップされた
従来技術のプロセッサは、前の命令によってフェッチ要
求されたアドレスにデータがストアされるまで後の命令
を待機させて、概念的順序を維持するため、概念的順序
に並んだオペランドをもつOSC検出／制御手段に使用し
ていた。しかし、従来のOSC制御手段は、本発明の場合
のようにOOSフェッチを許すことによって生じるOSC状態
は検出しない。

ストアが行なわれる前にOSCが検出された場合、影響を
受けるフェッチは、そのストアが完了するまで（OSC制
御手段にストア完了を報告する記憶手段によって）保持
される。しかし、間違ったデータを得た可能性のあるOO
Sフェッチに対してOSC状態が検出された場合、本発明で
は、ストアが完了した後で、正しいデータを得るため
に、要求されたアドレスからデータを再フェッチするた
め再試行させる。この再試行には、OOSフェッチ動作、
または概念的順序のフェッチ動作が含まれる。OOSフェ
ッチ動作に対するこのOSCは、MP内のXIヒット・データ
の場合は本発明によって解決され、UP内で他のOOSフェ
ッチに対しては標準技法が使用される。

ここに記述する実施例は、OOSであるフェッチ動作の検
出に関するもので、MP環境内でOOSフェッチ条件の下で
記憶装置の保全性を維持するための機構を提供する。

OOSフェッチを検出するための手段は、次のものを含
む。

（１）キャッシュ・ミスが記憶階層で処理されている間
に、キャッシュ内のOOSフェッチ要求を処理するための
特殊制御機構。これらのキャッシュ制御が呼び出される
と、OOSフェッチがキャッシュ・ミスとなったために遅
延であること、または前の要求がキャッシュ・ミスでま
だ戻されないうちにOOSフェッチがキャッシュ・ヒット
となったために早期であることを示す。XIヒットのOSC
をもつOOSフェッチは、これらの特殊制御機構によって
処理される。

（２）これらの特殊制御機構は、命令がOOSフェッチに
なるのを検出するために、それらの命令の有効アドレス
（EA）が生成されてキャッシュに発行されている間に、
命令の復号されたフェッチ・オペランド指定とともに動
作する。これらの特殊制御機構は、OOSフェッチIIDが、
生成されたがまだ要求されていないEAのIIDよりも大き
いとき、EAが生成された要求に対するOOSフェッチをL1
キャッシュに知らせる。

（３）フェッチ、ストア、及び直列化命令など他の事象
の間の特殊タイミング関係を指定するアーキテクチャ規
則から逸脱した疑似OOSフェッチを処理するための特殊
制御機構。

本発明は、OOSフェッチ状況でデータの保全性を維持す
るため、次の手段を含む。

（１）フェッチがOOSか疑似OOSかを判定する手段、 （２）別のCPUのXI要求が、OOSフェッチ露出ウィンドウ
中で発生しているのを検出する手段、 （３）正しいプログラム結果を確保するために非OOS条
件の下でそのデータを再フェッチすることにより、OOS
フェッチ露出ウィンドウ中で発生しているXIをもつプロ
グラムの命令の実行を繰り返す手段。

XI検出手段は、未処理のOOSフェッチ要求が必要とする
キャッシュ・データ単位をプロセッサ内で見つけるため
にキャッシュ・ディレクトリ・エントリを用いてアクセ
スされる、ディレクトリ・アレイ手段を含むことができ
る。XI要求がOOSフェッチ要求を受け取っているキャッ
シュ・データ単位に対するものであることをXI検出手段
が見つけた場合、キャッシュ・ディレクトリ手段は、そ
のXI要求がOOSフェッチ露出ウィンドウと衝突する可能
性があり、正しいプログラム結果を確保するために、プ
ログラムの当該部分に対して再実行を行なうべきである
との情報をそのフェッチ要求提供手段に送る。フェッチ
要求に対するOOS指示は、プログラムの当該部分が再試
行されるとき除去される。再試行手段は、引き続きOOS
フェッチ条件に服し、OOS露出の検出によって必要とな
ったとき再試行を行なわせる。

尚、再試行という解決方法を使用したOOSフェッチ露出
ウィンドウの過剰指示は、正しいプログラム・システム
動作をもたらすが、実施が経済的になるのと引き替えに
性能が多少低下する。

したがって、本発明の目的は、実行中の任意のプログラ
ム内の命令の概念的順序によって決まる実行結果を得な
がら、プロセッサがメモリから、他の命令のフェッチ・
オペランドに対して順序外れのオペランド・データをフ
ェッチできるようにすることである。

本発明の別の目的は、１つまたは複数の先行フェッチ・
オペランドがそのアドレス生成の遅延によって順序外れ
になったとき、それらのフェッチ・オペランドをフェッ
チできるようにすることである。

本発明の別の目的は、先行フェッチ・オペランドがキャ
ッシュ・ミスのとき、それらのフェッチ・オペランドに
アクセスできるようにすることである。

本発明の別の目的は、CPU実行装置内のストア・バッフ
ァからのデータを、そのストア・バッファ・データがCP
Uキャッシュに記憶される前に、フェッチできるように
することである。

本発明の別の目的は、同時に存在する複数のOOS状態を
もつフェッチ・オペランドに対する順序外れ（OOS）フ
ェッチを可能にすることである。

本発明の別の目的は、他の方法では正しい順序にするこ
とのできない順序外れのフェッチ・オペランド・データ
をもつ不完全な命令について、フェッチを再実行（再試
行）できるようにすることである。

本発明の別の目的は、多重プロセッサ（MP）内の他のプ
ロセッサとのOSC（オペランド・ストア比較衝突を処理
することである。

本発明の別の目的は、多重プロセッサ（MP）内の別のCP
Uによる相互無効化（XI）ヒットの発生する危険のある
オペランドの、順序外れ（OOS）フェッチを可能にする
ことである。

本発明の別の目的は、MP内のCPU間でのOSC衝突の検出を
可能にするために、各キャッシュ・ディレクトリ・エン
トリと共にOOSフラグ・フィールドを使用できるように
することである。

本発明の別の目的は、直列化命令のためのオペランド・
フェッチが、プログラム内の命令の概念的順序が直列化
命令より前である命令のためのオペランド・フェッチよ
り前に実行できるようにすることである。

本発明の別の目的は、連想式OOSフラグ・フィールド・
テーブルを使って、OOSフェッチ条件の下でXI処理のシ
ステム性能を改善できるようにすることである。

E.実施例 第２図は、CPUの概念的命令実行パイプライン内の命令
ストリームの実行処理の様々な段階を示す。ストリーム
内での命令の順序は、CPUハードウェアにおける命令実
行の開始によって決定される。この開始は、命令の実行
とオーバラップすることができる。このパイプラインの
一端にはまだ実行を開始していない命令があり、他端に
は実行を完了した命令がある。

その間には、処理が完了していない実行中の命令があ
る。未完了命令シーケンスは、一端で復号を開始した現
命令と接し、他端には、まもなく完了する命令がある。

ある命令はレジスタ・オペランドをもち、他の命令は記
憶装置オペランドをもつ。さらに他の命令は、記憶装置
オペランド及び別のタイプのオペランドをもつ。少なく
とも１つの記憶装置オペランドをもつどの命令も、本発
明では記憶装置タイプの命令と見なす。記憶装置命令
は、ただ１つまたは複数のフェッチ・オペランドをもつ
ことができ、あるいは１つまたは複数のフェッチ・オペ
ランド及び１つまたは複数の記憶装置オペランドをもつ
ことができる。本発明の目的は、フェッチ・オペランド
を、概念的命令順序から外れて早期または遅延して実行
できるようにすることである。

第3A図は、オペランドの概念的順序の１例で、各オペラ
ンドの命令IIDがこの順序で増加している。すなわち、
第３図で、オペランドの時間順序は、オペランドが主記
憶装置内でフェッチ（Ｆ）またはストア（Ｓ）を実行す
る時間に関して、１、２、３、４、５である。

第3B図は、IIDがそれぞれ４、３、２の順序外れ（OOS）
オペランドをもつ１例を示す。どのオペランドも、別の
オペランドに対するそのオペランドの相対的発生時間の
時間順序に応じて、早期オペランドまたは遅延オペラン
ドになりうる。

第3C図は、あるオペランドが早期であるか遅延であるか
を判定するための関係テストを示す。このテストは、先
行オペランドまたは後続オペランドとの関係で行なわれ
る。時間順序が次の各オペランドのIIDがその先行オペ
ランドのIIDより大きいかまたは等しく、あるいはその
後続オペランドのIIDより小さいかまたは等しいかぎ
り、オペランドは概念的順序にある。

早期フェッチ・オペランド・テストは、当該オペランド
のIIDと後続オペランドのIIDの相対的比較である。当該
オペランドのIIDが後続オペランドのIIDより大きい場
合、早期フェッチ・オペランドであることが示される。
図の例では、F4は、そのIID ４が後続のオペランドF3
のIID ３より大きいので、早期フェッチ・オペランド
である。

やはり第3C図で、遅延オペランド・テストは、当該オペ
ランドのIIDと後続のオペランドのIIDの相対的比較であ
る。当該オペランドのIIDがその先行オペランドのIIDよ
り小さい場合、遅延オペランドであることが示される。
図の例では、F2は、次の先行オペランドのIID ３が当
該フェッチ・オペランドのIID ２より大きいので、遅
延フェッチ・オペランドである。フェッチ・オペランド
F5は、そのIID ５が、オペランドの時間順序が先のオ
ペランドのIIDより大きく、時間順序が後のオペランド
のIID ６より小さいので、概念的順序に戻る。

命令オペランドのOOSフェッチが許されたとき、命令実
行動作において、未完了命令ストリーム内のいくつかま
たはすべての命令を再実行（再試行）することが必要に
なる時がある。

このような再試行処理は、未完了シーケンス内の完了し
た理現命令と「理論的再試行開始命令」との間にあるど
の命令から開始することもできる。論的再試行開始命令
とは、再試行が必須な最も古い命令であり、理論的再試
行開始命令と最も古い未完了命令の間にある他の命令に
対しては再試行は必須ではない。理論的再試行開始命令
は、異なるCPU上の先行命令のストア・オペランドとの
オペランド・ストア比較（OSC）動作でミスとなったフ
ェッチをもつ最も古い命令である。

理論上再始動するのに最も効率的位置は、理論的再試行
開始命令である。しかし、理論的再試行開始命令を正確
に検出するには、複雑で高価な追加のハードウェアが必
要になることがある。既存のハードウェアは、完了した
最も古い命令を検出するが、これは命令の再試行を開始
する最も簡単な位置である。

第１図は、本発明の適用環境を与えるCPUの１例を示
す。このCPUは、メモリからの命令のフェッチを制御す
る命令フェッチ制御機構11を含む。制御機構11は、命令
を含むキャッシュ行を要求してL1キャッシュ・ディレク
トリ19と通信する。L1キャッシュ構成19は、L1キャッシ
ュを含み、L2キャッシュ・ディレクトリ及びキャッシュ
26に接続されている。L2キャッシュ26は、L3主記憶装置
27に接続されている。

制御機構11によってフェッチされた命令の行は、命令バ
ッファに記憶され、関連する復号器12によって復号され
る。復号器12は、オペランド・アドレス成分値（B,X,
D）をオペランド・アドレス生成（AGEN）／要求装置16
に提供する。装置16は、式（Ｂ）＋（Ｘ）＋Ｄを使って
オペランド論理アドレスを生成する。この式は、本明細
書を通して使用されるコンピュータ・アーキテクチャで
あるIBM S/370アーキテクチャにおいて周知である。複
数のAGEN動作が並列に行なえるように、装置16内に複数
のAGEN要素が、設けられている。いずれかのAGEN要素が
オペランド・アドレスを生成するために必要なすべてア
ドレス成分と共に復号器16からAGEN要求を受け取ったと
き、そのAGEN要素は使用中となる。次の各オペランドAG
EN要求は、装置16内の使用中でないAGEN要素を選択す
る。AGEN要素は、受け取ったアドレス成分からオペラン
ドの有効アドレスを生成する。これらのアドレスは、復
号器12が要求した順序で生成される。有効アドレスは、
CPU内のプログラム状況ワード（PSW）の状態に応じて、
仮想または実論理アドレスである。

生成された各オペランド有効アドレス（これは仮想であ
る）は、変換ルックアサイド・テーブル（TLB）18を含
む周知の手段によってアドレス変換される。TLBは、変
換されたアドレス（絶対アドレス）を、L1データ・ディ
レクトリ及びキャッシュ19と、L2ディレクトリ及びキャ
ッシュ26に提供する。

好ましい実施例では、L1キャッシュ19はストア・スルー
型のキャッシュであり、L2ディレクトリ及びキャッシュ
26はストア・イン型のキャッシュであると仮定する。た
だし、本発明は、あらゆるタイプのキャッシュ構成で使
用することができる。

L1ディレクトリは、フェッチ・オペランドがL1、L2、L3
などの記憶装置からなる記憶階層内で遅延されているこ
とを知らせるL1ミス信号出力28を提供する。

TLB18はまた、その変換されたアドレスを、記憶装置へ
のオペランド・フェッチ要求用のオペランド・フェッチ
待ち行列21、及び記憶装置へのオペランド・ストア要求
用のオペランド・ストア待ち行列22に提供する。

各フェッチ・オペランドは、フェッチされると、オペラ
ンド・フェッチ・バッファ17内で受け取られる。実行装
置23がフェッチ・オペランドを受け取り、ストア・オペ
ランドを生成する。これらのストア・オペランドは、一
時的にオペランド・ストア・バッファ24内に入れられ、
L2キャッシュ26及びL3主記憶装置27に書き込むため、L1
キャッシュ19に転送される。

命令フェッチ制御機構11によってアクセスされた命令シ
ーケンスは、命令完了制御機構32によって駆動される順
序制御装置31によって制御される。制御装置31は、受け
取ったオン状態のOOSモード信号25によって、すべての
命令を概念的順序で実行するように指令されたとき、OO
Sオーバライド信号40を提供する。本発明のOOS動作が行
なわれるには、信号40がオフでなければならない。

プログラム割込み制御機構33は、命令完了制御機構32に
接続されており、実行中の命令ストリームに関して、た
とえば、実行中のどの命令の結果をも損なわずに、いつ
プログラム割込みが許されるかを決定する。

復号器12内の命令復号器は、ストリーム中の各命令を復
号し、それに命令識別子（IID）を割り当てる。IID番号
は、いつでもCPUによって現在処理されている命令に対
して一義的である。IID番号は、通常のカウンタ（図示
せず）によって、所与の時刻に必要なIIDの一義性を得
るのに十分な大きさのモジュロ値で繰り返すラウンド・
ロビン方式で生成される。復号器16によって概念的順序
で処理される命令に対してIIDが割り当てられるとき、
現活動状態のすべてのIIDに対して昇順のシーケンスが
得られる。

復号器12は、直列化命令が検出されたとき、直例化信号
をシーケンス制御装置31に提供する。その後、制御装置
31が、直列化命令状態信号29を提供する。

各オペランドは、初めにオペランド要求装置16によっ
て、それがフェッチ・オペランドであるかそれともスト
ア・オペランドか判定される。次に、フェッチ要求信号
またはストア要求信号が装置16によって適当な待ち行列
21または22に送られ、その中で各要求に対してエントリ
が割り振られる。さらに、生成された有効アドレス（E
A）及び対応するIIDが、待ち行列21または22内の新しく
割り振られたエントリに書き込まれる。

ストア要求は、たとえそのストア要求がキャッシュ・デ
ータ単位の全体を生成するとしても、各ストア要求に割
り当てられる装置24内の複数のストア・バッファの１つ
を必要とする。このため、各ストア要求は、実行装置23
によってフェッチ待ち行列21及びストア待ち行列22にも
提供される。したがって、ストア要求によって、通常、
キャッシュへの初期フェッチ要求（ストア問合せと呼
ぶ）で、必要なデータ単位が、割り当てられたストア・
バッファ24にコピーされる。これによって、エントリ
は、そのストア要求用のフェッチ待ち行列とストア待ち
行列の両方に割り振られる。フェッチ待ち行列エントリ
内で、そのエントリがストア要求を表すことを示す特別
のフラグ・ビットがオンにセットされる。（キャッシュ
記憶単位よりサイズの小さな）ストアが、データ・バッ
ファ内でマージされてフェッチされたデータになり、デ
ータ単位が変更される。次に、このデータ単位が、L1デ
ータ・キャッシュ及びL2データ・キャッシュに送られ
る。

フェッチ待ち行列の構造 第４図は、各エントリＯ−Ｎをもつフェッチ待ち行列
（FQ）21を表す。第５図は、各FQエントリの形式を示
す。各FQエントリは、IIDフィールド、IID有効ビットV
I、EAフィールド、EA有効ビットVE、フェッチ制御部
分、ストア制御部分、オペランド・ストア比較（OSC）
制御部分、及び直列化命令制御部分をもつ。フェッチ制
御部分は、フェッチ要求済みビット、OOSビット、キャ
ッシュ・ミス・ビット、及びデータ返送ビットを含む。
ストア制御部分は、ストア待ち行列フェッチ要求ビッ
ト、フェッチ・ノー・データ・ビット、ストア・バッフ
ァ（SB）利用可能ビット、及びSBフィールド内のデータ
を含む。OSC制御部分は、OSC標識ビット、及び前ストア
IIDフィールドを含む。直列化命令制御部分は、本明細
で後で説明するOOSDT実施例で直列化命令順序外れフェ
ッチ動作を支援する。

第５図に示したFQエントリは、次のフィールドをもつ。

IIDフィールド：このフェッチ待ち行列エントリを生成
しているフェッチ・オペランド・フィールドをもつ命令
のIIDを受る。IIDとオペランド番号を合わせたものが、
IDFO（フェッチ・オペランドの識別子）である。

オペランド番号（＃）：このオペランドを同じ命令中の
他のオペランドから区別する２ビットの標識。IIDと＃
フィールドを合わせたものが、IDFO（フェッチ・オペラ
ンドの識別子）となる。

VIフィールド:1なら関連するIIDフィールドとオペラン
ド番号が有効、０なら無効であることを示す。

EAフィールド：このフェッチ待ち行列エントリを生成す
るフェッチ・オペランドに対する有効アドレスを受け取
る。EAは、（Ｂ）＋（Ｘ）＋Ｄによって生成される。こ
こで、（Ｂ）と（Ｘ）は、それぞれベース・レジスタと
インデックス汎用レジスタの内容である。

VEフィールド:1なら関連するEAフィールドが有効、０な
ら無効であることを示す。

フェッチ制御部分フィールドは、次のように定義され
る。

フェッチ要求済み（FR）ビット：このエントリによって
L1データ・キャッシュからデータを要求するとき、１に
セットされる。０にセットされると、このFQエントリに
対して記憶装置からデータがまだ要求されていないこと
を示す。

OOSビット:1にセットされると、少なくとも１つの後で
発行されたフェッチ要求より前にこの要求がフェッチさ
れており、したがって順序外れであることを示す。０に
セットされた場合は、このFQエントリが適切な命令順序
であることを示す。

L1キャッシュ・ミス・ビット:FQエントリがL1キャッシ
ュ・ミス信号及びOOSモード信号を受け取ると、１にセ
ットされる。０にセットされた場合は、キャッシュ・ミ
スが発生しなかったことを示す。

データ返送（DR）ビット：このエントリによって表され
る要求に対するデータをプロセッサがL1データ・キャッ
シュから受け取ると、１にセットされる。０にセットさ
れたときは、このFQエントリ用のデータを記憶装置から
まだ受け取っていないこを示す。

ストア制御部分フィールドは、次のように定義される。

SQフェッチ要求（SFR）:1にセットされた場合、このFQ
エントリによって表されるフェッチ要求が、このFQエン
トリ内のIIDによって定義される命令によって発行され
たストア待ち行列22内のストア要求に対して実行される
ことを示す。０にセットされた場合は、このエントリが
純粋な（ストア要求を伴わない）フェッチ要求を表すこ
とを示す。

フェッチ・ノー・データ（FND）ビット:1にセットされ
た場合、ストア命令がデータ単位全体をストアしている
ので、ストア命令に対するこのフェッチ要求は、EAから
フェッチされるデータを必要としないことを示す。０に
セットされた場合は、EAからデータ単位がフェッチでき
ることを示す。

SBからのフェッチ（FSB）ビット:1にセットされた場
合、SBがこのFQエントリによって要求されるデータ単位
全体を含み、SB＃フィールドがSB内のそのデータ単位の
位置を指示することを示す。０にセットされた場合は、
SBがこのFQエントリによって要求されるデータ単位全体
を含まず、したがってL1キャッシュ内でそのデータ単位
にアクセスしなければならないことを示す。

SB番号（SB＃）フィールド：このFQエントリによって要
求されるデータ単位全体が、L1キャッシュからよりも迅
速にフェッチできるデータ・バッファ（SB）の位置を指
示する。

OSC制御部分フィールドは、次のように定義される。

OSC.IDSO:このフェッチ要求と同じ記憶アドレスにOSC衝
突をもつが、ストアはまだ行なわれていない、先行命令
中のストア・オペランドを識別するIID及びオペランド
番号を含む。

OSC.Vビット:1にセットされた場合、このFQE内のOSC.ID
SOフィールドが、現在未完了の先行命令の衝突するスト
ア・オペランドの有効なIID及びオペランド番号を含む
ことを示す。０にセットされた場合は、OSC.IDSOフィー
ルドの内容が有効でないことを示す。

直列化命令制御部分フィールド（OOSDT実施例で使用さ
れる）は、次のように定義される。

S1:1にセットされた場合は、そのFQEが直列化命令のフ
ェッチ・オペランドを表すことを示す。０にセットされ
た場合は、そのFQEが直列化命令のフェッチ・オペラン
ドを表さないことを示す。S1は、直列化命令に対するオ
ーバラップしたOOSフェッチを可能にするために使用さ
れる。

S2:1にセットされた場合は、そのFQEが未完了の直列化
命令の後に続く命令のフェッチ・オペランドを表すこと
を示す。０にセットされた場合は、そのFQEが未完了の
直列化命令の後に続くフェッチ・オペランドを表さない
ことを示す。S2は、直列化命令の後続のオペランドとオ
ーバラップしたOOSフェッチを可能にするために使用さ
れる。

ストア待ち行列の構造及び動作 第６図は、ストア待ち行列（SQ）22及びストア・バッフ
ァ（SB）24の構造を表す。SQは、各エントリ０−Ｋをも
つ。各SQエントリは、SB24内の１つの可変長データ単位
を表す。SB内のデータ単位は、１ワードから４ワードま
での可変長である。ストア・エントリは、ストア命令実
行のIIDの順序でストア待ち行列内に作成され、その順
序で処理される。すなわち、ストア要求は、この実施例
ではFQ内のフェッチ要求エントリと同様に順序外れでは
処理されない。

第７図は、各ストア待ち行列エントリの形式を示す。こ
れは、IID、EA、制御フィールドVIとVE、及びストア制
御部分をもつ。

各SQエントリは、次のフィールドをもつ。

IIDフィールド：このSQエントリを生成しているストア
・オペランド・フィールドをもつ命令のIIDを受け取
る。IIDとオペランド番号を合わせたものが、IDSO（ス
トア・オペランドの識別子）である。

オペランド番号（＃）：このオペランドを同じ命令内の
他のオペランドから区別する２ビットの標識。

VIフィールド:1なら関連するIIDフィールドとオペラン
ド番号が有効、０なら無効であることを示す。

EAフィールド：このストア待ち行列エントリを生成する
ストア・オペランドに対する有効アドレスを受け取る。
EAは、（Ｂ）＋（Ｘ）＋Ｄによって生成される。ここ
で、（Ｂ）と（Ｘ）は、それぞれベース・レジスタとイ
ンデックス汎用レジスタの内容である。

VEフィールド:1なら関連するEAフィールドが有効、０な
ら無効であることを示す。

ストア制御部分フィールドは、次のフィールドを含む。

SBポインタ・フィールド：このSBエントリによって表さ
れるデータ単位のSB内の位置を含む。

データ単位長フィールド：このエントリによって表され
るSB内の対応するデータ単位のデータ・ワードで表した
長さを含む。

マージ・マスク・フィールド：ストア・バッファ内のこ
のエントリによって表されるデータ単位内の対応するバ
イトを表す各ビットからなるバイト・フィールド。マス
ク内の任意のビットが１にセットされると、データ単位
内のその当該のバイト位置に、マージされたワードがス
トアされることを示す。マスク・フィールド内のすべて
のビットが値１にセットされると、データ単の全体が実
行装置によってストアされる。したがって、ストア・マ
ージ動作を行なう必要がない。

データ・ストア未完了ビット:1にセットされると、この
SBエントリによって表されるストア動作がまだ完了して
いず、データ単位にアクセスできないことを示す。この
SBエントリによって表されるストア動作が完了すると、
０にセットされる。

FQ単位位置付けビット:1にセットされた場合は、フェッ
チ要求が完了したとき、FQエントリによって要求されて
いるデータ単位が、このSBデータ単位内で完全に見か
る。

SBフェッチ・返送（FSBR）ビット:FSBRが１にセットさ
れると、このSBデータ単位の全部または一部分が、FQエ
ントリによるフェッチ要求に応答してフェッチされる。

ストア待ち行列内のSQエントリ、ストア動作がストア・
バッファ内で成功裡に完了し、L1キャッシュとL2キャッ
シュにコピーされたことを示すストア完了肯定応答信号
を、L1キャッシュ及びL2キャッシュから受け取ったと
き、割振りを解除される。

CPU内でのOOSフェッチ処理： オペランド・フェッチ要求は、システム主記憶装置（メ
モリ）からの少なくとも１つのデータ・フェッチを必要
とする命令によってのみ行なわれる。各オペランド・フ
ェッチ要求によって、フェッチ待ち行列（FQ）内でエン
トリが作成される。したがって、メモリからオペランド
をフェッチしない命令（たとえば、レジスタ間命令）
は、FQ内のエントリを表さない。

ストア・オペランドをもつ命令は、通常、ストアすべき
データ単位を得るためにフェッチ動作を必要とし、しが
って、フェッチ待ち行列を使用する。FQは、各位置０−
ＮにＮ＋１個のエントリをもつ。したがって、FQ内の位
置の割振りの順序は０からＮまで進み、エントリが再使
用されるとき、循環して０に戻る。

命令が復号されている間、各オペランド・フェッチ要求
（ストア・オペランドに対する各フェッチ要求を含む）
に対するエントリがFQ内に入れられる。復号処理は、メ
モリ内のアクセスされる各オペランド要求の有効アドレ
ス（EA）を決定するアドレス生成手段と、パイプライン
中でつながっている。各メモリ・フェッチに対して生成
されたEAは、FQ内のオペランドに対して割り振られたエ
ントリに書き込まれる。

本発明は、次に処理すべきエントリを決定する処理でFQ
及びSQを探索することを含む。理論的には、この探索
は、待ち行列内のエントリ全部について順次行なうこと
ができるが、すべての待ち行列エントリに対して同時に
並列に行なうことが好ましい。なぜなら、待ち行列内の
すべてのエントリの並列探索は、待ち行列の順次探索よ
りずっと高速で行なうとができ、探索の速度はシステム
の性能にとって最重要だからである。したがって、本発
明の好ましい実施例では、組合せ論理回路として一般に
知られる並列論理ハードウェアを使って並列動作を得る
が、れは順次動作として説明する方がわかりやすい。第
12図ないし第16図は、このような並列動作を得るための
組合せ論理回路を含む。

フェッチ待ち行列動作： 第４図は、異なるレジスタに含まれる４つのポインタに
よって制御されるハードウェア・アレイとしてのFQを示
す。それらのレジスタは、割振りポインタ・レジスタ
（APR）、順序が次のフェッチ・ポインタ・レジスタ（N
IPR）、実際に次のフェッチ・ポインタ・レジスタ（NAP
R）、及び待ち行列解除ポインタ・レジスタ（DQPR）で
ある。

本発明では、APR、NIPR、NAPR、及びDQPR中のポインタ
値を使って、メモリ参照命令の実行を制御する。APR、N
IPR、NAPR、及びDQPRの内容は、当初、それぞれ、FQ内
の位置０にある最初のエントリを指すようにセットされ
る。

第４図に示したNUPR（次の未フェッチ・ポインタ・レジ
スタ）は、後述するOOSDT実施例で使用される。

APR（割振りポインタ・レジスタ）動作： APRポインタは、次に割り振られるFQエントリを選択す
る。CPUの復号器は、次の命令がCPU内で復号され始める
とき、次のIID値を次の命令に割り当て、割り当てられ
たIID及びその有効信号VI＝１を、選択された現APRエン
トリのIID及びVIフィールドに書き込む。このエントリ
は、次に割り振られるAPRエントリである。VI信号は、
このAPRを次のポインタ値に増分し、復号器は、その命
令が必要とする各フェッチ要求に対してFQエントリが割
り振られるまで、その命令に対する次のフェッチ要求に
対するエントリを書き込む。IIDがFQに入る順序は、非
メモリ・アクセス命令のIIDをスキップするので、APRに
提供されるIIDシーケンスは、順序が隣のIIDに対するも
のである必要はない。APRポインタは、復号された現命
令の各フェッチ要求ごとに１回ずつ増分された後、APR
動作のために次に使用されるFQ内の未割振りのエントリ
を指すようになる。

APRによって割り振られた最後のエントリのIIDは、必
ず、他のFQレジスタNAPR、NIPR、及びDQPRが指すエント
リのIIDより新しい。

第14図は、APRのためのハードウェア論理回路を示す。A
NDゲートは、次に割り振られるFQエントリへのAPRカウ
ンタの増分を制御する。このANDゲートは通常の２進カ
ウンタ回路でよい。ANDゲートが受け取る信号は、メモ
リ・オペランド命令が復号されている間活動状態となる
メモリ・オペランド信号、現FQエントリへのIIDの書き
込みを示す復号器VI信号、及び現エントリ内の非VI信号
である。現エントリ内のVI信号インバーを介してANDゲ
ートに提供される。したがって、後者の信号は、最初、
オフ状態にあり（このときVIは、まだエントリに書き込
まれていない）、VI信号が現エントリに書き込まれ次第
ANDゲートはディスエーブルされ、APRカウンタへの増分
信号を終了する。このとき、APRカウンタは、次に割り
振られるFQエントリを指すようになる。

APR動作によって単一マシン・サイクルで１つの命令に
ついて１つまたは複数のFQエントリが割り振られること
がある。各エントリ割振りは、次の表現によって記述で
きる。

If 現FQ（APR）.VI＝０ かつDECOER VI SIGNAL＝１ かつMEMORY OPERAND SIGNAL＝１、 Then、現FQ（APR）.VIを１にセットする、 FQ（APR）.IIDを現DECODER IIDにセットする、 次のAPRポインタを現APRポインタ＋１（循環式）にセッ
トする、 End. AGEN動作及びOSCの動作： 各メモリ・オペランドの有効アドレス（EA）のアドレス
生成（AGEN）は、命令復号処理で記憶装置オペランドを
検出し、かつAGEN回路が利用可能となり次第、開始され
る。この復号処理で、割り当てられたAGEN回路に、記憶
装置オペランドのＢ値とＸ値とＤ値、IID、及びオペラ
ンド番号が提供される。必要とされるＢ値またはＸ値が
まだ入手できない場合、すべてのアドレス成分が入手可
能になるまでAGEN処理は遅延される。あるオペランドに
対するAGEN処理が完了すると、生成されたEAに対して記
憶されたものに等しいIID及びオペランド番号を含むFQ
エントリを求めてFQが探索される。見つかったFQエント
リにEAが書き込まれ、VEビットが状態１にセットされ
て、そのEAフィールドが有効であることを示す。

AGEN動作のための有効アドレスが生成され次第、未完了
の前のストア要求との衝突が存在するか否か判定するた
めに、生成されたEAに対するストア待ち行列（SQ）内で
オペランド・ストア比較（OSC）処理が実行される。こ
のOSC判定では、生成されたEAを、より古いIIDをもつす
べての有効SQエントリ内のEAと比較する。このOSC探索
は、CPUの性能上の理由から、すべてのSQエントリにつ
いて同時に並列に実行することが好ましい。

OSC動作で、生成されたEAがより古いIIDをもつすべての
SQエントリ内の有効EAに等しくないことが判明した場
合、生成されたEAを受け取るFQエントリ内のＶ（OSC）
ビットが０にセットされて、フェッチされたデータがOS
C衝突を有しないことを示す。しかし、より古いIIDをも
ついずれかのSQエントリ内のEAが生成されたEAに等しい
場合は、衝突が検出され、FQエントリのＶ（OSC）ビッ
トが１にセットされ、そのOSC IIDフィールドが、OSC衝
突するSQエントリ内で見つかったIIDにセットされる。
衝突は、同じサイズのデータ単位とのオーバラップであ
ることもあれば、ストア・バッファ（SB）内の可変長デ
ータ単位とのオーバラップであることもある。したがっ
て、FQエントリ内のOSC部分は、それ以降、そのエント
リで表されるフェッチ要求が、前のストア・オペランド
からの要求されたデータの変更を待っているかどうかを
示す。

NAPR（実際に次のポインタ・レジスタ）動作： L1キャッシュ要求（図示せず）の待ち行列内で現NAPRで
選択されたFQエントリによってフェッチ要求が行なわれ
次第、NAPRポインタは別のFQエントリを指すように変更
される。次のNAPRポインタは、データ・フェッチのため
にメモリ要求（たとえば、L1キャッシュ要求）を必要と
している最も古い準備のできたFQエントリを選択する。
NAPRが別のFQエントリを指すように変更されると、その
エントリはL1キャッシュに対するフェッチ要求を行なう
めに使用され、以下同様である。

NAPRの内容は、NIPRの内容に等しくセットされ、最初は
NAPRとNIPRは共にFQエントリ０を指す。NAPRとNIPRの両
者が同じFQエントリを指しながら一緒に移動する限り、
フェッチ・オペランドは概念的順序で要求される。フェ
ッチ要求が順序外れになると、NAPRとNIPRは異なるエン
トリを指すようになる。

このように、フェッチ要求（FR）がなされ次第、NAPRの
設定は、まだ要求されたメモリ・フェッチをもたず、有
効EAをしち、OSC衝突をもたない別のFQエントリを指す
ように変更される。複数のFQエントリがこれらの条件に
合致する場合は、これらの条件に合致する最も古いFQエ
ントリが選択される。すなわち、このようなグループ中
の最も古いFQエントリが、（循環する場合はその調整済
みの）最低のIID値をもつFQエントリになる。

NAPR動作は、第12図に示す並列組合せ論理回路２内で単
一マシン・サイクルで行なうことが好ましい。これは、
次の表現によって記述できる。

VE＝1 AND FR＝０を含み、FSB ＆ OSCが共に０または共
に１である、すべてのFQエントリを検出する、 NAPRを検出された最も古いFQエントリの位置にセットす
る、 このNAPR FQエントリに対してL1フェッチ要求を行な
う、 このFQエントリ内のFRビットを１にセットする、 End。

第13図で、並列組合せ回路２は、複数のAND回路の並列
出力を、FQハードウェア内の各FQエントリごとに１つず
つ受け取る。各AND回路は、それぞれ、その対応するFQ
エントリ内のVE、Ｖ（OSC）、及びFRビットの状態を受
け取る。これらのAND回路の１つは、別のFQエントリが
その状態をどのFQエントリ位置が次のNAPR値になるかを
示すように（VE＝１及びＶ（OSC）＝０及びFR＝１に）
変更した後ただちに、回路２内でヒットを得る。

したがって、NAPRは、FR＝１（そのエントリに対するメ
モリ要求が以前に行なわれたことを示す）を含む、また
はＶ（OSC）＝１かつFSB＝０（そのFQエントリに対する
OSC衝突が未解決であることを示す）を含む、どのFQエ
ントリをも指さない。すなわち、このようなFQエントリ
はまだ、メモリにそれらのデータを要求する状態にな
い。

NIPR（順序が次のポインタ・レジスタ）動作： NIPRポインタは、FQエントリの概念的順序を、実行プロ
グラムの命令ストリーム内での命令の順序で選択するよ
うに増分される。これを行なうために、NIPRポインタ
は、そのフェッチ要求済み（FR）ビットがまだ状態０に
リセットされている最も古いFQエントリを選択する。す
なわち、NIPRエントリより古いどの有効FQエントリにつ
いてもFR＝１である。NIPRが指すエントリは、有効EAを
もつ必要はない、すなわちVE＝０または１である。

NIPRは、現NIPRエントリがフェッチ要求をするとき、す
なわちそのFRビットを０から１に変更したとき、FR＝０
の次のFQエントリに順次増分される。NIPR値は、FR＝０
のエントリに達するまで、FR＝１をもつ後続の各FQエン
トリへと次々に増分され続ける。すなわち、NIPRは、単
一のNIDR動作で任意の数のFQエントリへと増分すること
ができる。１マシン・サイクルで、NIPRポインタ値は、
複数のFQエントリずつFQを順次上方に（循環を含み）移
動させて、NAPR動作によって以前にFR＝１状態にセット
された１つまたは複数のエントリを通過することができ
る。

第12図は、Ｎ＋１個のFQエントリすべてから反転FRビッ
トの並列出力を受け取る並列組合せ回路１を含もでい
る。組合せ回路１は、現NIPR値を受け取り、次のNIPR値
を出力する。NIPR動作は、次の表現で記述される。

現FQ（NIPR）.FR＝１のとき 次のNIPRポインタを現NIPRポインタ＋１へと（循環を含
み）セットし続ける、 次のFQ（データ）.FR＝０のとき終了する。

したがって、NIPRは、NAPR動作の結果、その選択された
現FQエントリFRビットが状態１に変更されて、前記FQエ
ントリに対するフェッチ要求を示すようになったときだ
け、増分される。しかし、NAPRは、その条件を満たすど
のエントリにも変わることができる。これは、NIPRがフ
ェッチ要求をもたない最も古いエントリを指していると
きに生ずることができる。そのとき、NAPRは、最も新し
い順序外れフェッチ要求を指すようになる。

NIPRは、FQを上下いずれかの方向に移動しながらFQエン
トリをスキップできるNAPRとは違って、循環を含みFQエ
ントリ位置の増加方向にのみ変化する。したがって、NI
PR値は、NAPR値より大きくはなれない。

DQPR（待ち行列解除ポインタ・レジスタ）動作： 第４図で、フェッチを完了したFQエントリに対して待ち
行列解除動作が実行される。DQPRは、次に待ち行列から
外し、新しいFQエントリとして割り振るためにAPRが利
用できるようにすべきFQエントリを選択する。したがっ
て、APRポインタは、循環について調整されたFQエント
リの増加方向でDQPRポインタに等しくなることはできる
が、それより大きくなることはできない。

DQPRは、キャッシュから、またはキャッシュ・バイパス
を介してメモリからデータを返されていない最も古いFQ
エントリにセットされる。データ返送は、エントリのデ
ータ返送（DR）ビットを状態１にセットすることにより
指示される。

第14図は、DQPR動作を得るための回路を示す。この回路
は、並列組合せ回路４を含む。組合せ回路４は、現DQPR
値及びＮ＋１個のFQエントリすべてのDRビットの並列出
力を受け取る。組合せ回路４のDQPR（次）出力は、次に
待ち行列から外すべきFQエントリを選択する。もう１つ
の出力は、DQPR（現）エントリのフィールド及びフラグ
・ビットをすべてオフ状態に有効にリセットすることを
含めて、DQPR（現）エントリを初期設定する。第14図の
DQPR並列動作は、次の表現によって記述されるように単
一マシン・サイクルで完全に実行される。

次に各FQ（DQPR）.DR＝１を検出するすべての有効ビッ
トを０にセットすることにより、FQ（DQPR）エントリを
無効にするFQ（DQPR）.DR＝１でないときは終了し、FQ
（DQPR）は最も古いFQ（DQPR）DR＝０を指す。

複数のFQエントリでDRビットがオンの場合、複数のFQエ
ントリが単一サイクルで待ち行列から外されるこがあ
る。

OOS（順序外れ）検出 FQエントリ内のOOSビットは、状態０にセットされる
と、そのフェッチ要求が順序通りであることを示すが、
状態１にセットされると、そのフェッチ要求が概念的順
序外れであることを示す。

第12図は、比較機構３がNIPR及びNAPRの内容を受け取
る、好ましい実施例のOOS検出処理を表す。NAPRポイン
タが（循環について調整された）NIPRポインタより大き
くなると、OOS検出が行なわれる。このOOS検出は、NAPR
が「OOSフェッチ」要求を指していることを指示する。
というのは、NAPRが指すエントリは、概念的順序で（NI
PRポインタで）要求される場合よりも早くキャッシュか
らそのデータを要しているからである。現NIPRエントリ
はまだデータを要求していないが、OSS NAPRエントリは
データをすでに要求済みである。

したがって、NAPRが新しいポインタ値を受け取るごと
に、NIPRとNAPRの比較が行なわる。NAPRがNIPRより大き
い場合、NAPRが指すエントリでOOSフラグ・ビットが１
にセットされて、そのビットが順序外れ要求を表すこと
を示し、FQ（NAPR）.OOS＝１信号を線81上に送る。NAPR
がNIPRに等しいときは、OOSフラグ・ビットが０にセッ
トされて、そのビットが順序通りの要求を表すことを示
す。NAPRの動作によって、NAPRがNIPRポインタより小さ
くなることはない。NAPRポインタがNIPRポインタより小
さい場合には、エラー状態が存在する。

データ・フェッチ動作： IID及びオペランド番号（IDFO）は、記憶装置内でデー
タがアクセスされているときにそのデータとの関連を維
持するタグであり、したがって返されたデータとともに
実行装置に返送することができる。

FQとL1及びL2キャッシュとの間で交信される信号として
は、FQからL1キャッシュへのフェッチ要求信号及びキャ
ッシュ応答がある。それらの信号線には、フェッチ要求
済み（FR）信号線、EA信号線、IID及びL1フェッチを要
求するためのオペランド番号信号線などFQエントリ信号
用の電気線が含まれる。応答線には、データ返送（DR）
信号線、IID及びオペランド番号信号線、EA線、キャッ
シュ・ミス信号線などの電気線が含まれる。キャッシュ
からデータ返送信号を関連するオペランド識別子ととも
に受け取ると、CPUの実行装置に送られたキャッシュ・
データと同じEA及びIIDをもつFQエントリ内のDRビット
が、オンにセットされて状態１になる。

ストア要求のためのフェッチ要求 ほとんどのデータ・ストア要求は、フェッチされたデー
タ単位内でストア動作が実行できるように、予備データ
・フェッチを行なう。各FQエントリ内の「ストア制御」
フィールドは、ストア要求に関連するフェッチ制御ピッ
トのサブセットをもつ。「SQフェッチ要求」ビットが状
態１にセットされると、ストア要求に対するFQエントリ
がSQ内で作成されたことを示す。「SQフェッチ要求」ビ
ットは、このFQエントリがストア要求に対して作成され
なかった場合、状態０にセットされる。

しかし、ストア要求が全データ単位をストアするための
ものであるときには、予備データは必要でない。このデ
ータ不要状態は、「フェッチ・ノー・データ」ビットが
状態１にセットされることによって示される。

すなわち、ストア要求のためにフェッチされたデータが
必要となるのは、全データ単位より少なくデータ単位が
ストアされる場合だけである。次に、ストアされたデー
タは、以前にフェッチされたデータ単位に、データ単位
内の「マージ・マスク」内の１ビットによって示される
バイトまたはワード位置でマージされる。「マージ・マ
スク」フィールドが０ビットのときは、データ単位内の
位置が不変であることを示す。「マージ・マスク」フィ
ールドは、対応する（同じEA、IID、及びオペランド番
号をもつ）SQエントリ内にある。

この実施例では、L1キャッシュからフェッチされたデー
タ単位は、割り当てられたSB位置に入れられ、各SQエン
トリに割り当てられたストア・バッファ（SB）位置でス
トア・マージ動作が実行される。

「フェッチ・ノー・データ」ビットは、対応するSQエン
トリ内の「マージ・マスク」フィールドのすべてのマス
ク・ビットがオンにセットされて状態１になったとき、
状態１にセットされる（SB内のデータ単位全体が実行装
置によって提供され、したがってデータ単位のSBへの予
備フェッチ、及びデータ・マージの必要がないことを示
す）。

「SB内データ・フィールド」は、このFQエントリによっ
て表される要求されたデータ単位全体が後のフェッチ要
求によってL1キャッシュからよりも高速でフェッチでき
る、ストア・バッファ（SB）内の任意の位置を含む。

「SB使用可能ビット」が１にセットされた場合、そのSB
がこのFQエントリによって要求されたデータ単位全体を
含むことを示し、このとき「SB内データ」フィールドは
SB内でのそのデータ単位の位置を示す。０にセットされ
た場合、そのSBはこのFQエントリによって表されるデー
タ単位全体を含まず、したがってそのデータ単位にはL1
キャッシュ内でアクセスしなければならない。

多重プロセッサ（MP）内でのOOS処理： コンピュータ・アーキテクチャは、MP内の任意のCPUに
よって順序外れ（OOS）オペランド・フェッチによって
プログラム実行の結果が変化しないことを要求する。し
かし、OOSオペランド・フェッチは、MPシステムにおけ
るこのアーキテクチャ要件に違反するとがある。本発明
は、OOSオペランド・フェッチによってプログラム結果
が変化するのを防止するので、OOSフェッチ条件の下で
もアーキテクチャ要件が満たされる。

MP内であるCPUが別のCPUによって変更されているデータ
に対するOOSフェッチ要求を行ない、その際にそのOOSフ
ェッチによって、同じフェッチが順序通りである場合に
他方のCPUから得られるはずのデータとは異なるデータ
が他方のCPUから得られる場合には、OOS問題が発生す
る。

MP内でいずれかのCPUによってデータが変更されたと
き、相互無効化（XI）信号が他のすべてのCPUに送られ
る。OOSフェッチ問題は、要求側CPUがフェッチ要求を順
序外れで処理している間に、データが遠隔CPUによって
変更された場合に発生する。あるCPUが１つのフェッチ
要求を順序外れで処理する期間を、本明細書では「OOS
フェッチ・ウィンドウ」と呼ぶ。これは、OOSフェッチ
・アーキテクチャ違反が発生する危険のある期間であ
る。

このOOS問題は、第18A図ないし第18E図を使って説明す
ることができる。これらの図は、時間サイクル１−６の
間のフェッチ動作及びストア動作を示したものである。
記号Ｆはフェッチを表し、Ｓはストアを表し、（Ａ）
（Ｂ）（Ｃ）（Ｄ）（Ｅ）（Ｆ）はシステム記憶装置内
の異なるアドレス位置を表す。すなわち、Ｆ（Ａ）は記
憶位置Ａからのデータのフェッチを表す。またＳ（Ｅ）
は位置Ｅへのデータのストアを意味する。

第18A図は、MP内のCPU1による順序通りのフェッチを示
す。そのオペランド・データ・フェッチは、６つの時間
サイクル中にＦ（Ａ）、Ｆ（Ｂ）、Ｆ（Ｃ）、Ｆ
（Ｄ）、Ｆ（Ｅ）、Ｆ（Ｆ）として概念的順序を与えら
れる。第18B図は、サイクル４中のCPU2による位置Ｅへ
のストアＳ（Ｅ）を示す。

第18A図の順序通りのフェッチで動作しているCPU1は、
サイクル５で位置（Ｅ）のデータに対するフェッチＦ
（Ｅ）をもち、このフェッチはXIヒットで、前のサイク
ル４でCPU2によってストアされたデータＳ（Ｅ）をフェ
ッチする。この例では、CPU1のＦ（Ｅ）は、CPU2からデ
ータＳ（Ｅ）を得るが、OOSフェッチがないため、その
データはどのOOSフェッチの影響も受けない。

第18A図及び第18B図に関係して第18C図にOOS問題が表さ
れている。第18C図は、それぞれサイクル２ないし５で
のCPU1によるOOSフェッチＦ（Ｅ）、Ｆ（Ｂ）、Ｆ
（Ｃ）、Ｆ（Ｄ）を示し、CPU1サイクル１及び６で順序
通りのフェッチＦ（Ａ）及びＦ（Ｆ）を行なう。すなわ
ち、OOSフェッチＦ（Ｅ）は、第18A図の順序通りのフェ
ッチＦ（Ｅ）より早く、サイクル２で位置Ｅに対して実
行される。早目フェッチＦ（Ｅ）は、サイクル４でデー
タが変更される前に、位置Ｅのデータを得る。すなわ
ち、第18C図のCPU1 OOSフェッチＦ（Ｅ）では未変更デ
ータＦ（Ｅ）を得たが、第18A図の順序通りに行なわれ
た同じCPU1フェッチＦ（Ｅ）では変更済みのデータＳ
（Ｅ）を得た。

第18C図は、Ｆ（Ｅ）に対する「OOSフェッチ・ウィンド
ウ」を示す。これはMP内のOOSフェッチ・データの保全
性が損なわれる恐れのある期間であり、この期間中は、
要求側CPUは順序通りにフェッチたなら変更されたはず
のデータを得ることができない。このウィンドウの終り
は、サイクル５の終り、すなわちＦ（Ｅ）が第18A図で
その概念的順序で行なわれるときである。したがって、
Ｆ（Ｅ）に対するこのOOSフェッチ露出ウィンドウは、
第18C図のサイクル２−５の間だけ存在する。

第18D図は、CPU1におけるＦ（Ｅ）に対するOOSフェッチ
・ウィンドウが終了した後、サイクル６でCPU2によって
ストアされたデータＳ（Ｅ）を示す。この場合はOOS露
出はない。他方、第18E図は、ウィンドウより前のサイ
クル１で実行されるストアＳ（Ｅ）を示す。したがっ
て、第18C図のサイクル２でOOSフェッチされたデータＦ
（Ｅ）も、第18E図のサイクル１でCPUにストアされたデ
ータＳ（Ｅ）の影響を受けない。これは、アーキテクチ
ャ上許されることである。

本発明によって提供されるOOSフェッチ問題の解決方法
は、MP内でOOSフェッチを要求しているCPUに、フェッチ
要求のOOSフェッチ・ウィンドウ中に他のCPUによって記
憶装置内でフェッチされているデータ単位に対してスト
ア要求が発生したことを知らせるものである。こうし
て、フェッチ要求しているCPUは、OOSフェッチの場合に
間違ったデータを得ることを避けることができる。

本発明は、OOSフェッチに伴うMP問題を回避するための
複数の実施例を提供する。これらの異なる解決方法は、
異なる動作特性を有し、異なるシステム効率をもたら
す。一般に、これらの解決方法は、ハードウェアの単純
性及びコストと動作効率のどちらか一方を重視するもの
である。

これらの実施例はそれぞれ、MP内の各CPUのL1キャッシ
ュ・ディレクトリに関連するハードウェア・テーブル・
ルックアップ手段を提供する。したがって、本発明のOO
Sフェッチ状態は、L1キャッシュの通常のXI探索の一部
分として探索することができる。

第９図及び第11図は、２つの異なるXI OOS実施例で使用
される異なるタイプのOOSフェッチ指示フィールドを示
す。これらのOOSフェッチ指示フィールドは、その有効
アドレス（EA）を使って選択される、他の点では従来通
（EA）を使って選択される、他の点で従来通りのL1キャ
ッシュ・ディレクトリ・エントリに追加される。最初に
記述した実施例では、第９図に示したOOSフェッチ指示
フィールドを使用し、第２のXI OOS実施例では、第10図
のより精密なXI OOSフィールドを使用する。

専用L1キャッシュ・ディレクトリに対する各FQ要求は、
L1ディレクトリ内の合同クラス（セット連想式エントリ
の行）の位置をすEAをFQエントリ内で提供する。アドレ
スされた行内の複数のL1ディレクトリ・エントリの１つ
が、各フェッチ要求に割り当てられ、そのエントリの内
容は、キャッシュ・ディレクトリ・エントリを生成する
通常の方法で生成される。

さらに各実施例で、要求側FQエントリ内のOOSビット＝
１（オンにセット）のキャッシュ・エントリに対してフ
ェッチ要求が行なわれたとき、キャッシュ・エントリOO
S指示フィールドがオンにセットされる。OOSビットは、
そのOOSフェッチ要求に対するOOSフェッチ・ウィンドウ
の開始前及び終了後にそれぞれオン及びオフにセットさ
れる。第２の実施例の方が、L1 XI OOSフィールドをOOS
フェッチ・ウィンドウの終り近くでリセットることがで
き、潜在的に命令再試行がより少なくなり、CPU実行効
率が向上するので、より好ましい。

万一、OOSフィールドがオフに（非OOS状態を表す状態０
に）セットされたL1キャッシュ・エントリに対してXIヒ
ットが発生した場合、そのエントリはXIヒットに対する
通常の規則によって処理され、関連データのOOS状態は
考慮されない。

しかし、OOSフィールドが有効な（状態１にセットされ
た）L1キャッシュ・エントリに対してXIヒットが発生し
た場合は、そのエントリは、本発明の規則にしたがって
処理され、少なくともOOSフェッチ・オペランド・デー
タを要求する命令の再試行が必要となる。

上記の両実施例では、各L1キャッシュはストア・スルー
型であり、ストア・イン型の共通L2キャッシュが、MP内
のすべてのCPU L1キャッシュ用のバックアップ記憶装置
として設けられている。各CPUのL1キャッシュ内のデー
タは、共通L2キャッシュ内にもある。共通L2キャッシュ
は、XIヒット・データをストアのため、あるCPUのL1キ
ャッシュから、そのデータに対する排他的制御を要求す
る別のCPUのL1キャッシュに転送するために、MP内のす
べてのCPUが使用する。任意のL1キャッシュ・ディレク
トリ内の各データ単位（すなわちデータ行）に対する通
常のフラグ・ビット（図せず）は、セットされると、L1
キャッシュ・データ単位に対するそのCPUの排他的／非
排他的制御が存在することを示す。L1キャッシュ・デー
タ単位を無効にするには、キャッシュ・ディレクトリ・
エントリ内の有効ビットをオフにセットして、そのデー
タ単位がもうL1キャッシュ内に存在しないことを示す必
要がある。関連するL2データ単位は、対応するL1データ
単位がXIヒットに応答して無効にされたとき、無効にな
らない。というのは、その後、そのL2行は、MP内の別の
L1キャッシュのために対応するデータをバックアップし
続けなければならないからである。（L2データ単位は、
L1データ単位より大きくてもよい。） L1キャッシュOOSフラグ・フィールドは、通常のL1キャ
ッシュ・アドレス手段によってアドレスされる特別なア
レイとして編成することができる。そうすると、L1エン
トリのOOSフィールドは、当接のL1エントリがアドレス
されたとき、アドレスされる。別々のハードウェア・ア
レイの共通アドレシングを行なうと、OOSフィールドを
有するアレイがL1キャッシュ・エントリの一部になるよ
うな、論理的エントリ関係がそれらのアレイ間で得ら
れ、それらのエントリは、同じアレイ内にあるかのよう
に論理的に動作する。しかし、キャッシュ・ディレクト
リ・エントリ内の様々のタイプのフィールドに対して別
々のより小さなアレイを使用することにより、OOSフィ
ールドなど特定のタイプのフィールドを、キャッシュ・
ディレクトリのそれぞれの部分を形成するその成分アレ
イのすべてに等しい単一の大きなアレイを使用する場合
よりも、高速でセット及びリセットすることができる。

L2ディレクトリ・エントリ内の変更ビットは、アクセス
されたキャッシュ・データ単位が書き込まれるとき、オ
ンにセットされ、要求側にそのデータ単位が変更された
ことを知らせる。いずれかのCPUがデータ単位に書込み
を行ないたい場合は、そのデータ単位に対する排他的権
限を要求して、L1及びL2ディレクトリのそのエントリ内
で排他ビットがセットされる。データ単位のEAを送るこ
とにより、そのデータ単位のコピーを無効にするよう、
CPUに対してXI要求が行なわれる。このXIアドレスは、
システム内の各L1キャッシュ・ディレクトリをアドレス
して、そのアドレスを表す有効なセット連想式エントリ
にアクセスするために使用される。別のL1キャッシュ内
で有効なデータ単位が見つかった場合、そのデータ単位
は、OOSとマークされていようとそうでなかろうと、XI
要求によって無効にされる。

第５図でOOSモード信号で受け取り、ローカル・キャッ
シュ・ミスが発生した場合は、次のマシン・サイクル
で、FQ内のキャッシュ・ミス・ビットをオンにセットす
るよう、FQに指示される。NAPRでアドレスされたエント
リは、NAPRがNIPRより大きい場合のみ、そのOOSビット
が１にセットされる。FQエントリ内の「データ返送」ビ
ットは、現L1ミスに対するデータをキャッシュから実行
装置が受け取ったとき、１にセットされる。次いで、FQ
エントリ内の現L1ミス状態がオフになる。L1に対する新
しい各NAPR要求ごとにFQ内でいずれかのキャッシュ・ミ
ス・ビットがオンになるが、アドレスされたL1キャッシ
ュ・エントリ内のOOSビットは状態１にセットされる。

XI OOSビット実施例（第９図、第10図、及び第17図）： 第10図は、第９図の各L1キャッシュ・エントリのOOSフ
ラグ・フィールドを使用する方法を支持する。ここで、
OOSフラグ・フィールドは、要求しているFQエントリ内
のEAによってアドレスされたディレクトリ・エントリ内
の単一ビットである。（特定のEAによって位置付けられ
ている）L1エントリのOOSフィールドは、L1 DIR（EA）.
OOSとして参照される。OOSビットは、第17図からの線73
上の信号によってオンに（状態１に）セットされる。ど
の瞬間においても、いくつかの有効L1キャッシュ・エン
トリが、そのOOSビットを状態１にセットすることがで
き、そのとき残りの有効キャッシュ・エントリは、その
OOSビットがオフに（状態０に）セットされる。

第17図は。CPU OOSモード・ラッチ60を含む。このラッ
チがオン状態のとき、CPUがOOSフェッチを使用できるこ
とを示す。オフ状態のときは、CPUによるOOSフェッチの
使用が妨げられる。第１のXI実施例では、このラッチ
は、すべてのL1OOSフィールドがANDゲート66からの出力
によってL1キャッシュ・ディレクトリ内でオフにセット
されて０になるごとに、オンにセットされ、線40上の信
号は何の効果ももたない。この第１の実施例では、ラッ
チ60は、しきい値カウントに達したとき、第10図の線45
上のOOSディスエーブル信号によってオフにセットされ
る。第２のXI実施例では、第３図の命令順序制御装置31
から線40上でOOSイネーブル信号を受け取り、ラッチ60
がそのOOSモード信号を出力し、そのＳ及びＲ入力はラ
ッチ状態に何の影響も与えない。

アドレスされたL1 OOSビットは、OR回路61からの信号L1
DIR（EA）.OOS→１によって状態１にセットされる。こ
のOR回路は、複数の異なる信号のいずれか１つによって
起動される。OR回路61は、第13図からの線81上のFQ（NA
PR）.OOS＝１信号、あるいはORゲート62または63の出
力、あるいはOR回路回路64の力によって起動される。OR
回路62は、第19図の完了待ち行列エントリ内の直列化命
令ビット、すなわちCQ（０）.SERないしCQ（Ｍ）.SERに
よって動作可能になる。ORゲート63は、FQエントリ内の
第５図からの線28上のL1ミス状態信号、すなわちFQ
（０）.MISSないしFQ（Ｎ）.MISSによって動作可能にな
る。OR回路64は、SQエントリ内のフェッチSB返送（FSB
R）ビット、すなわちストア待ち行列内のSQ（０）.FSBR
ないしSQ（Ｋ）.FSBRのオン状態をパスする。このと
き、SBから早目フェッチが得られる。

ANDゲート66は、信号L1 DIR（EA）.OOS→０を出力す
る。この信号は、L1キャッシュ・ディレクトリ内のすべ
てのL1 OOSビットをオフにして状態０にする。ANDゲー
ト66は、ゲート62及び63の反転出力、及びOR回路64の反
転出力を受け取る。また、ANDゲート66は、FQ内にOOSフ
ェッチ状態がないことを示すOR回路71の反転出力を受け
取る。OR回路71は、FQ内のすべてのOOSビット、すなわ
ちFQ（０）.OOSないしFQ（Ｎ）.OOSの状態を受け取り、
すべてのFQ OOSビットがオフで状態０のとき、ゲート66
に、すべてのL1 OOSビットをオフにさせる。

この実施例は、最も古い未完了命令からプログラム実行
を再試行させるものである。すなわち、OOSフェッチ・
ウィンドウ期間中に別のCPUによるこのオペランドのデ
ータへのストアがあり得ることを示すXI信号で、OOSシ
ーケンス・オペランドをもつ命令を再実行する。未完了
命令が再試行され、再フェッチされたオペランド・デー
タはOOS状態の影響を受けることを免れる。

完了待ち行列（CQ）内の現在完了していない最も古い命
令のIIDは、第19図のICPR（命令完了ポインタ・レジス
タ）によって識別される。このレジスタは、命令順序制
御置31内にある。再試行されているCQ内の未完了命令
は、IDPR（命令復号ポインタ・レジスタ）内のIIDからI
CPR内のIIDに識別された命令である。各未完了命令は、
第19図で定義されるCQエントリによって表される。その
ECビットは、命令の実行が完了したときセットされる。
有効ビットＶがオンにセットされると、そのエントリは
ある命令を表す。ビットＦがオンのとき、その命令は１
つまたは複数のフェッチ・オペランドを有する。ビット
ADRがオンのとき、その命令のすべてのフェッチ・オペ
ランドが返されている。ビットSERがオンにセットされ
ると、そのエントリは直列化命令を表し、OOSモードが
存在する。

第21図は、IDPRによって現在アドレスされているCQエン
トリのビットＶ＝０のとき、すなわちCQ（IDPR）.V＝０
のとき、IDPRが命令復号器12からの命令復号済み信号に
よってどのように増分されるかを示す。

第10図の命令順序制御装置からXIヒットの信号（第22図
の「再試行開始信号」）が送られたとき、第22図の線69
上のICPR（第３図の装置31の一部分）内の現IIDから再
試行動作が開始される。ICPRエントリのビットＶ、EC、
Ｆ、及びADRがすべて状態１にセットされたとき、ICPR
が次の値に増分される。次のICPRポインタは、現XI信号
の発生時に再試行がそこから開始できるIIDである。
尚、第22図のOR回路91のＡ、Ｂ、Ｃ及びＤは、別の複数
のCPUからのXI信号の入来を示す。

XIによって影響を受けるフェッチ・オペランドの発生は
まれであると予想されるので、余分な命令がときどき再
試行されるにしても、必要なXI OOSフェッチ検出ハード
ウェアが単純であることが経済的には望ましい。

最大の再試行効率が得られるのは、再試行が開始され次
第、すべてのOOSビットが状態０にリセットされる場合
である。

第10図は、FQまたはSQ内にOOSフェッチ要求が存在しな
いとき、L1ディレクトリ内でオンにセットされたすべて
のOOSビットについてOOSビットをリセットする方法を示
している。状態０へのリセット前に異常に長に時間が経
過しないようにするため、一連のＴ個のOOSフェッチに
対してリセットが実行される。L1内で偽りのOOSが指示
されると、不必要な命令再試行が行なわれるので、CPU
効率は低下するが、システムの保全性には影響はない。

第10図に示した論理回路は、OOSカウンタ42を使って０
へのリセットが行なわれるOOSフェッチ要求の数をカウ
ントして、OOSビットを０にリセットする際の不当な遅
延を回避することができる。比較機構43は、OOSカウン
トがしきい値Ｔに達したのかを検出する。その後、OOS
カウンタ42は、その動作の次のサイクルに備えて０カウ
ントにリセットされる。

カウントＴに達すると、命令順序制御装置31（第３図に
も図示）は、L1キャッシュのOOS状態のリセットを制御
するOOSモード・ディスエーブル信号を線45上に提供す
る。しかし、第17図の線74上のリセット信号の動作によ
って、FQまたはSQ内に未完了のOOSフェッチ要求が存在
することを装置31が認識している限り、OOSリセットは
起こらない。

第17図は、CPU OOSモード・ラッチ60をリセットするOOS
モード・ディスエーブル信号を線45上で受け取る。OOS
モード信号は、リセットされたとき、OOSフェッチ要求
を阻止する。インバータ67及び72からANDゲート66への
他の入力は、オンのストア待ち行列FSBR（フェッチ・ス
トア・バッファ返送）ビットがなくなる、すなわちすべ
てのSQ（ｊ）.FSBR＝０、かつオンのFQ OOSビットがな
くなる、すなわちFQ（ｊ）.OOS＝０になるまで、非活動
状態のままとなる。ANDゲート66への活動状態のOOS FQ
またはSQ入力がないとき、ゲート66は出力信号L1 DIR
（ALL）.OOS→０を提供する。この出力信号は、すべて
のL1ディレクトリOOSビットをオフにして０にする。次
いで、装置31からの出力44が、OOSカウンタ42を０にリ
セットする。

したがって、第10図の回路は、すべてのL1キャッシュOO
Sフラグ・フィールドを０にリセットするのを、命令の
完了成功などによりFQ内のすべてのOOSフェッチ指示が
なくなるまで、遅らせる。

XI OOS IID実施例（第11図、第12図、及び第７図）： 第12図は、XI OOS状態を処理するための第１実施例とは
かなり異なる第２の実施例を示している。第11図は、第
10図に示したタイプのL1エントリを実施したものであ
る。第３図からのOOSイネーブル信号によって第16図の
ラッチ60に対するOOSモードがオンにセットされ、その
Ｓ及びＰ入力が動作不能になる。尚、第16図の論回路
は、FQエントリ内のＶ（OSC）ビットをリセットする働
きを行う。

第12図は、OOSタグ・アレイ（OTA）61、OOSフェッチ・
スタック（OFS）62、及び命令完了論理回路63（これ
は、第１図の命令順序制御装置31の一部分である）を含
む。

OFS62は、OTAエントリを選択するEAをもつFQエントリが
待ち行列から外された後にOTA61内のエントリを削除す
るために必要である。完了した各命令のIIDを用いる
と、その命令に対する有効なOTAエントリが存在する場
合にそれを見つけることができる。どのオペランドもそ
の命令の完了が成功した後はもはやOOSではありえない
ので、そのOFS及びOTAエントリ（それらがある場合）無
効にならなければならない。すなわち、OFS62を用いる
と、OTA61内でOOS IIDエントリを見つけるために完了II
DをEAに変換することが可能となる。

OTA61は、すでに説明した性能上の理由から、L1ディレ
クトリ・アレイとは物理的に独立しているが、論理的に
はL1ディレクトリの一部分である。OTA61は、論理的に
はL1キャッシュ・ディレクトリの一部分である。OTA
は、同じキャッシュ・ディレクトリ・アドレスによって
L1ディレクトリと同時にアドレスされるからである。
（ハードウェア・アレイを分離しても、OTAフィールド
のL1キャッシュ・ディレクトリ・エントリに対する論理
的関係は変わらない。別個のより小さなアレイを使用す
ることによって、OTAフィールドのアクセスが、物理的
にキャッシュ・ディレクトリ・エントリと同じハードウ
ェア・アレイ内にある場合よりも容易にかつ高速で実行
できるようになる。） したがって、OTA61は、L1キャッシュ・ディレクトリと
同じ数の合同クラス及びセット連想性をもつ。OTA61の
各合同クラス（水平行）は、L1キャッシュ内のセット連
想式エントリに直接対応する４列のセット連想式エント
リを含む。OTA61内の各エントリは、IIDフィールドと有
効IID（VI）フィールドからなる。VIが１にセットされ
た場合、そのIIDフィールドは（同じエントリ内に）有
効IIDを含む。しかしVIが０にセットされた場合は、関
連するIIDフィールドは有効IIDを含まない。

OFS62は、L1キャッシュ内で指示できるOOS IIDに対する
Ｍ＋１個のエントリをもつハードウェア・アレイであ
る。OFSアレイの行は、命令のIIDによってアドレスされ
ることによってインデックスされる。２つのOFSエント
リは、それぞれ異なるOTAエントリをもつ。OFS62内の各
エントリは、EAフィールドと有効アドレス（VE）フィー
ルドからなる。VEが１にセットされた場合、関連するEA
フィールドは有効アドレスを含む。しかしVEが０にセッ
トされた場合は、関連するEAフィールドはどのOTAエン
トリをも表さない。

FQフェッチ・エントリがL1内のOOSデータを要求すると
きは、そのエントリは第16図からのL1 DIR（EA）.OOS＝
１信号を第11図のゲート60に提供して、要求側命令のII
Dを線74上に提供する。IIDがOFS62内のエントリをイン
デックスし、FQエントリ内のEAが、０にセットされた有
効ビットVEをもつインデックスされたOFS行内のEA1また
はEA2位置のうちの使用可能な一方の位置に書き込ま
れ、有効ビットVEが１にセットされる。

FQエントリのEAはまた、有効とセットされた要求側IID
が書き込まれているOTA61内の行内で、対応する割り当
てられたL1ディレクトリ・エントリを見つけるために使
用される。しかし、見つかったOTAエントリの有効ビッ
トVI＝１の場合、そのIIDはL1エントリのデータ単位に
アクセスしたOOSオペランドをもつ最後の命令を識別
し、現OOS命令は異なるIIDをもち、それが比較機構68−
１ないし68−４に提供される。IIDが見つかったOTAエン
トリ68内の有効IIDより大きいことが、見つかったOTAエ
ントリ68に対応する比較機構で検出された場合、関連す
る書込みゲートがイネーブルされて現IIDを新しいIIDと
してそのOTAエントリに書き込み、そのVIビットは１の
ままとなる。このように、IIDは以前の有効OOS IIDをオ
ーバレイできるので、任意のOTAエントリ内の有効IID
が、関連するL1データ単位に対するOOSフェッチを実行
する最も新しい命令のOOS IIDを表すようになる。

OFS62は、その命令のIIDを使用することによって、（１
つの命令に対して発生された最高で１対のフェッチ・オ
ペランドを表す）最高で１対のL1エントリのEA1及びEA2
アドレスをルックアップするために、完了IIDが使用で
きるようにする。EAは、関係するOOSフェッチ・エント
リのOTA62（及びL1ディレクトリ）内での位置を見つけ
るために使用される。

FQ要求のEAは、新しいOOS FQ要求がL1キャッシュに提供
されたときに、そのOOSフィールド、IID、及びVIをセッ
トすべきキャッシュ・エントリを見つけるために使用さ
れる。NAPR回路がフェッチ要求、すなわちFQ（NAPR）.I
ID（ただしNAPR＞NIPR）に信号L1 DIR（EA）.OOS＝１を
提供させるとき、第11図のANDゲート60からEAに信号が
送られる。OFS62内の選択された行で必要なエントリを
見つけるには、提供されたIIDをOFSアレイ内へのインデ
ックスとして使用する。その命令の提供されたIIDが、
必要な行をアドレスし、選択されたOFS行にEAを書き込
む。FQエントリ内のEAは、通常のL1 LRU回路（図示せ
ず）によってOTAエントリを割り当てられたキャッシュ
・ディレクトリ内の行をアドレスする。次いで、EAが割
り当てられたOFSエントリに書き込まれ、そのVEビット
が１にセットされ、さらにIIDが見つかったOTAエントリ
に書込まれ、そのVIビットが１にセットされる。

無効にされるL1エントリを探す（XIで提供されたEAを使
った）XI探索で、同時に有効OTAエントリが探される。X
IビットのOTAエントリが見つかった場合、そのOOS IID
が、４つの連想式ゲート66のうちの１つを介して命令完
了論理回路31に読み込まれて、OTA61及びOFS62内のすべ
てのエントリを無効にし、XIヒットIIDからまたはその
前からプログラム再試行を行なわせる。このプログラム
再試行は、XIヒットIIDによって識別される命令または
前の命令の再実行（再試行）から始まる現プログラムの
実行であり、以前のOOS問題を解消するためのものであ
る。リセットは、線70からの信号で指示され、いずれか
のゲート66がイネーブルされ次第、OFS62及びOTA61内の
すべての有効ビットVE及びVIに対して同時に行なうこと
が好ましい。

L1キャッシュ・エントリに対するXIヒットからそのIID
が決定された命令ではなく、最も古い未完了命令から再
試行プロセスを開始する命令順序制御論理回路31の方が
実施しやすいことがある。最も古い未完了命令の後のす
べての未完了命令も再試行されるので、それらの未完了
命令はすべて、XIヒットによって決定されたIIDをもつ
命令を含むことになる。追加の二三の命令の再実行によ
ってCPU性能がわずかに低下することがある。再試行プ
ロセスが、XI要求によって識別されるOOSシーケンス・
オペランドをもった命令に達すると、そのオペランド
は、必要ならL2キャッシュから更新を加えて再びアクセ
スされる。再試行された命令が実行されるとき、それら
の命令がOOS問題のあるフェッチ・オペランドをもち、O
TA61及びOFS62内でOOSエントリが再度セットされること
がある。

各命令実行が完了したときの通常の動作は、OTA61及びO
FS62内に関係するOOS IIDエントリがあればそれを無効
にすることである。これを行なうため、装置31からの完
了IIDがOFS62をアドレスして、IIDインデックスにある
エントリにアクセスする。そのOFSエントリのVEビット
＝１である場合、IIDはL1キャッシュ内に少なくとも１
つのOOSフェッチ・オペランドをもつ命令を表し、そのE
Aが、OTA61内の行をアドレスし、その行内のOOS IIDエ
ントリの位置を連想的に探すためにゲート・アウトされ
る。すなわち、その行内の４つのエントリのうちの１つ
のエントリ内の１つのIIDが、セット連想式ゲート69に
よって読み出され、完了IIDがequal−to比較機構67−１
ないし67−４の１つによって検出される。したがって、
比較機構67が等しいIIDを見つけた場合、そのIIDが、そ
のVIビットを０にリセットることによって無効にされ
る。異なるIIDをもつ後の命令による後続のOOSフェッチ
がいずれかの有効OTAエントリにアクセスする場合は、
比較の結果等しくはならないが、４つのgreater−than
ゲート68の１つがイネーブルされて、そのOOS IIDを後
の命令のOOS IIDに変更する。

OOS直列化制御： 直列化命令は、CPU動作の直列化を行なう命令である。
この命令は、「IBMエンタープライズ・システム・アー
キテクチャ/370解説書」、（資料番号SA22−7200−０）
ページ５−76及び５−77の見出し「CPU直列化」の所で
定義されている。COMPARE AND SWAP、LOAD PSW、INVALI
DATE PAGE TABLE ENTRY、PROGRAM CALL、PROGRAM RETUR
NなどCPU直列化を引き起こすいくつかのCPU命令（すな
わち直列化命令）がそこにリストされている。

IBM S/370直列化命令のアーキテクチャは、直列化命令
のオペランドがフェッチされる前に、以前のすべての命
令オペランドにアクセスすることを要求している。

さらに、そのアーキテクチャは、次の命令が実行のため
にフェッチされる前に、各直列化命令の実行が完了し、
システムにその結果がすべて見えるようになることを要
求している。本発明では、XIが可能なOOSフェッチ環境
でこの要件を満たすために、PSIFT（直列化命令後フェ
ッチ・テーブル）を提供する。PSIFTは、第８図に示さ
れており、その各エントリはEA及びＶフィールドをも
つ。直列化命令が未完了の間に、後続の各命令のエント
リがPSIFT内で作成される。このエントリ内のEAは、そ
れで表される命令の記憶アドレスであり、Ｖビットは、
このエントリが有効か否かを示す。入力された直列化命
令が完了したときにXIが発生しない場合は、PSIFT内の
すべてのエントリは、次の直列化命令発生の準備として
無効にされ、PSIFT動作が存在しなかった場合と同様に
命令フェッチが続行される。しかし、PSIFT内に有効エ
ントリがあるときにXIが発生した場合は、XI.EA（XI要
求のEA）がPSIFT内のいずれかの有効エントリのEAに等
しいかどうか再試行するよう指示され、次いで、PSIFT
内のすべてのエントリが無効にされる。

直列化命令が復号され、OOSモードが存在するとき、第1
9図のこの命令に対する完了待ち行列（CQ）エントリ内
でSERビットがオンにセットされる。この直列化命令が
フェッチを実行する場合、第５図のそのFQエントリ内で
そのOOSビットがオンにセットされる。次いで、フェッ
チ要求のためのデータが順序外れで返されるか、概念的
順序で返されるからには関係なく、第９図または第11図
のL1 OOSフィールドが、各直列化命令による各フェッチ
要求ごとにセットされ、またその直列化命令が未完了の
間に要求された後続の命令による各フェッチ要求ごとに
セットされる。

第５図のFQを使用すると、直列化命令の動作でフェッチ
をオーバラップさせることが可能になる。直列化命令の
実行が未完了の間、直列化命令の各フェッチ・オペラン
ド、後続のすべての命令の各フェッチ・オペランド、及
び後続の各命令フェッチは、OOSフェッチと見なされ、
各OOSフェッチにFQエントリが割り振られる。

プロセッサは、それらの動作を実行できるようになり次
第、直列化命令及び後続の命令のオペランドをフェッチ
することができる。

したがって、各直列化命令の前後で前のフェッチ及び後
のフェッチの完了を待つことなく、中断なしに命令復号
を続行することができる。

現在実行中の直列化命令の完了前に別の直列化命令に出
会った場合は、現直列化命令の完了まで次の直列化命令
が遅延されることがある。

OR回路62の出力は、第17図でOR回路61に入力として提供
されて、EAでアドレスされたL1キャッシュ・ディレクト
リ・エントリ内のOOSビットをオンにする。したがっ
て、直列化命令のオペランド、オーバラップしている先
行命令のオペランド、及び直列化命令の実行完了前に復
号された後続命令のオペランドを含めて、すべてのオペ
ランドは、直列化命令の実行中に実行される命令のため
に復号された場合、L1に対してOOSとマークされる。

L1 OOSフィールドは、各XI実施例について前述したよう
にしてリセットされる。

OOSDT実施例： 本発明の第３の実施例は、完全連想式OOSDT（順序外れ
従属性テーブル）を使用するもので、第24図に示されて
いる。この実施例は、OOSフェッチ露出ウィンドウの検
出サイズを縮小することにより、前述の実施例より命令
再試行効率が高くなる。すでに説明したように、「OOS
フェッチ・ウィンドウ」とは、XIが発生して、MP内のプ
ロセッサによるデータ・フェッチが、OOSフェッチされ
るデータの保全性を損なう恐れがある期間である。この
OOSDT実施例は、OOSウィンドウのサイズを最小サイズに
縮小し、OOSフェッチ保全性露出ウィンドウ内で発生し
うるXIの数を最小にする効果をもつ。

OOSDT実施例は、各OOSフェッチ中に検出可能なOOS露出
ウィンドウを有効に提供する。OOSDT実施例は、最小OOS
露出ウィンドウを検出するための実際の露出期間が終了
したときに各OOSウィンドウを終了させる、OOSフェッチ
間の従属関係を一義的に検出する。

前述の各実施例では、XI発生に対するフェッチ保全性保
護に必要な最小OOSウィンドウよりいくぶん大きいOOS X
I露出ウィンドウを検出する。しかし、他の実施例は、
コンピュータ・システムに組み込むのがより簡単になる
ことがあり、そのような場合には、それらの実施例が好
ましい。すなわち、検出可能な見かけのOOSウィンドウ
の間に他の実施例によって検出されたいくつかのXI要求
は、実際には実際の（最小）OOSウィンドウ外で発生
し、XI要求にとって不必要な命令再試行をもたらすXI露
出の偽検出であることがある。これらの不必要な再試行
で、CPUの実行効率が低下することがあるが、これらの
余分な再試行はCPUの実行データ結果の保全性には影響
を与えない。というのは、必要とされたオペランドをも
つ命令を適切な順序で再実行すると、必要な実行結果が
得られるからである。

OOSDT実施例では、命令再試行は、現プログラムの実行
を（異なる命令である場合にXIが検出されるOOSウィン
ドウを生ずるOOSフェッチを指定した命令からではな
く）その最も古い未完了命令から再開する命令順序制御
論理回路31によって、他の実施例と同様に実行される。

OOSDT実施例で検出される最小OOSウィンドウは、他の実
施例のOOSウィンドウより存在する期間が短く、前述の
他の実施例の場合より偽XI OOSヒットの検出が発生する
可能性が大きい。なぜなら、他の実施例では、検出され
たOOSフェッチ状態がOOSDT実施例ほど速く無効にされな
いからである。たとえば、OOS IID実施例では、露出OOS
データにアクセスしたフェッチ・オペランドをもつ命令
が完了するまで、OOS露出ウィンドウは終了しない。し
かし、OOSDT実施例では、OOSDT内で従属性が見つからな
いとき、OOSフェッチ・オペランドのためのデータの返
送時にOOSウィンドウが終了する。OOSDT実施例は、より
複雑であり、実施により費用がかかるので、特定のMPシ
ステム設計に最適の実施例が選択されるよう重視すべき
要件の取捨選択を行なわなければならない。

OOSDT実施例では、検出されたOOS露出ウィンドウは、有
効エントリがOOSDTテーブルに入れられたときに始ま
り、そのエントリがOOSDTテーブルから無効にされる
（除去される）まで存在する。したがって、XI発生に対
するOOSウィンドウは、対応するエントリがOOSDT内に存
在する間のみ使用可能である。

各OOSDTエントリは、従属性フィールドDIDOをもち、こ
れはOOSウィンドウの終了を決定するために使用され
る。１つまたは複数のOOSウィンドウに対する従属性が
同時に決定されないとき、それらのウィンドウが同時に
終了することがある。

OOSDT実施例では、用語IDFO、IDSO、及びIDOを使用する
が、これらはそれぞれ、命令内のあるオペランドに対す
るIIDとFQE内のオペランド番号の連結によって表され
る。IDFOは、識別済みのフェッチ・オペランドを表す。
IDSOは、識別済みのストア・オペランドを表す。IDO
は、フェッチかストアのいずれかのタイプの識別済みオ
ペランドを表す。すなわち、IDOは、IDFOかIDSOのいず
れかである。

FQエントリが存在する間は、それはIDFOによって表され
る。SQエントリが存在する間は、それはIDSOによって表
される。しかし、OOS要求または疑似OOS要求に対するID
FOまたはIDSOは、そのFQまたはSQが待ち行列から外され
てもはや存在しなくなった後も、記憶階層内で記憶され
続ける。記憶階層内のIDFOまたはIDSOは、アクセスされ
ているそのデータにタグ付けされるので、記憶装置アク
セスが完了し次第、IDFOまたはIDSOを要求プロセッサの
実行装置に返すことができる。

このように、OOSDT実施例では、キャッシュ制御機構が
各キャッシュ・ミスのIDFO及びEAを記憶し、それらは後
で実行装置に返されるときに、そのデータにタグ付けさ
れる。したがって、 IDFO（RETURN.IDFO）は、データCPUの実行装置に返すべ
きときにL1キャッシュ制御機構から得られる。RETURN.I
DFOは、フェッチされたデータがCPU内の実行装置に提供
されたとき、第24図の線171上から「データ返送用並列
論理回路」172に送られる。

第24図は、OOSDTアレイ160（ハードウェア・テーブル）
と、OOSDTアレイ160とともに動作するハードウェア論理
回路（以後OOSDTと呼ぶ）とを含むOOSDT実施例を示す。
OOSDT160は、完全連想式アレイであって、提供された値
とすべてのエントリ内の選択されたフィールドの内容と
の並列比較に基づく連想式探索が可能である。各OOSDT
エントリは、原理フィールドIDFO、従属性フィールドDI
DO、記憶位置フィールドEA、有効ビットＶ、及びL1に対
するその要求が未解決のキャッシュ・ミスとなったこと
を示すキャッシュ・ミス・ビットＭをもつ。

OOSDTエントリは、各OOSフェッチ要求及び疑似OOSフェ
ッチ要求に対して作成されるが、非OOSフェッチ要求に
対しては作成されない。すなわち、OOSDTエントリは、F
SB、S1、S2、OSC.IDSO、OOS、またはＭのいずれかのフ
ィールドがオンにセットされた各FQEに対して割り振ら
れ、作成される。OOSビット・フィールドは、NAPR＞NIP
Rのときオンに（１に）セットされ、他のFQEフィールド
はそれぞれ疑似OOS状態をもたらす。これらのいずれか
の条件が存在する場合、割り振られたOOSDTエントリ内
のIDFOフィールドは、NAPRが現在指しているFQE内のIDF
Oを受け取る。このIDFOは、FQ（NAPR）.IDFO信号として
線131上に提供され、L1に対するフェッチ要求の発行後
ただちに、割り振られたOOSDTエントリ内のIDFOフィー
ルドにゲートされ、FQE内のFRビットが１にセットされ
る。

第23図は、OOSDT実施例で提供される、L1キャッシュ対
するFQE要求を制御するためのNIPR論理回路及びNAPR論
理回路を示す。OOSDTエントリは、FR＝０のFQEを指すNA
PRが新たに設定されるたびに、NAPR＞NIPRの間に、また
はいずれかの疑似OOSフィールドがFQE内で１にセットさ
れている間に、OOSDT160内で作成される。どの（そのVI
ビットが０にセットされている）無効OOSDTエントリ
を、OOSフェッチ要求または疑似OOSフェッチ要求に対し
て割り振ることもできる。並列組合せ論理回路１は、す
べてのFQエントリ内の現NIPR値及びFRフィールドを受け
取って、次のNIPRポインタ値を生成する。並列組合せ論
理回路２は、すべてのFQエントリ内の現NAPR値及びFR、
VE、Ｖ（OSC）、FSB、S1、及びS2フィールドを受け取っ
て、次のNAPRポインタ値を生成する。比較機構３は、次
のNAPR値とNIPR値を比較して、線124上にNAPR＞NIPR信
号を発生する。

また、各キャッシュ・ミスごとに新しいOOSDTエントリ
が作成される。キャッシュ・ミスは、IDFO及びEAがミス
信号と共にタグとしてOOSDT制御機構に提供される点を
除き、通常の方法でキャッシュによって信号で指示され
る。このミス信号によって新しいOOSDTエントリが割り
振られ、そのＭフィールドが、そのミスが信号で指示さ
れたサイクル中に１にセットされる。キャッシュ・ミス
の場合、その要求がOOSであるために前のエントリをも
っていたか否に関係なく、新しいOOSDTエントリが提供
される。そのフェッチ要求がOOSでない場合は、前のOOS
DTエントリは存在しない。そのことは、第23図の比較機
構３からのNAPR＝NIPR信号によって指示される。したが
って、任意のキャッシュ・ミス・フェッチに対して２つ
のOOSDTエントリが存在する場合でも、障害は起こらな
い。

第24図に示したように、割り振られたOOSDTエントリ内
のIDFOフィールド（OOSDT.IDFO）は、いくつかのタイプ
のOOSフェッチ要求または疑似OOSフェッチ要求のいずれ
か１つが存在する場合に、ゲート148または149よって書
き込まれる。FQ（NAPR）.IDFO信号によって線131上に提
供される、OOSDTエントリ内のIDFOフィールドは、ゲー
ト148が以下の信号の１つによってイネーブルされると
き、ゲート148によって書き込まれる。

1.線124上のNAPR＞NIPR信号。これは真のOOSフェッチ条
件である。

2.線121、122、または123の１本上の疑似OOSフェッチ信
号。これは、次のいずれかである。

a.FSB（ストア・バッファからのフェッチ）信号。これ
は線121上でFQ（NAPR）.FSB信号として指定される。

b.直列化命令フェッチ・オペランド標識S1。これは線12
2上でFQ（NA PR）.S1として指定される。

c.未完了の直列化命令に続き、それとオーバラップして
いる命令内のフェッチ・オペランド用の直列化命令後フ
ェッチ標識S2。これは線123上でFQ（NAPR）.S2信号とし
て指定される。

OOSDTエントリは、OOS状態または疑似OOS状態のいずれ
かがFQE内に存在する場合に、それで表されるオペラン
ド・データに対するストア要求を行なうため、NAPRによ
ってFQEが選択されるマシン・サイクルで生成される。
次いで、FQE内のIDFO及びEAが、割り振られたOOSDTエン
トリ内のIDFOフィールド及びEAフィールドにゲートさ
れ、そのOOSDTエントリ内のVIビットが状態１にセット
される。第23図では、キャッシュ・ミス状態の場合を除
き、同じフェッチ・オペランド要求に対して複数のOOS
エントリを管理しなくてもいいように、前述のOOSDT実
施例の動作に対して制限が設けられている。すなわち、
キャッシュ・ミスの場合を除き、OOSDT実施例では、１
つのフェッチ要求につきただ１つのOOS状態が許され
る。FQEは、次のOOS状態または疑似OOS状態、すなわちN
APR＞NIPR状態、またはSBからのフェッチ状態、またはS
1＝１状態、またはS2＝１状態のうちのいずれか１つで
フェッチ要求を行なうことができる。

フェッチ・オペランドに対する複数のOOS状態の処理に
より、OOSDT実施例の動作がきわめて複雑になり、その
ハードウェア実施態様はきわめて高価になることがある
が、複数OOS状態はまれにしか予想されないので、シス
テム全体の性能はほとんどまたは全く影響を受けない
（前の２つの実施例は、OOSDT実施例とはその動作が大
きく異なるので、複数OOS状態のどのような組合せをも
処理できる。） OOSDT実施例では、特別のNAPR動作内で追加テストを実
施することにより、「フェッチ要求１件当りせいぜい１
個のOOS状態」という制限を実施する。この追加テスト
は、NAPRが、NAPR動作に対して以前に定義されたフェッ
チ基準に合致するFQEを指すときに実行される。この追
加テストでは、NAPRが指すFQEに対して複数のOOS状態ま
たは疑似OOS状態が存在するか否かを判定する。NAPRが
指すFQEに対してOOS状態が存在しない場合、または１つ
のOOS状態が存在する場合は、L1キャッシュに対してフ
ェッチ要求が発行される。FQEに対して複数のOOS状態が
存在する場合は、NAPRが指すFQEは（それに対するフェ
ッチ要求を行なわず）スキップされる。最終的に、スキ
ップされたFQEは、そのOOS状態が解消される。スキップ
されたFQEがNAPRよって何回も指され、スキップされ
て、そのOOS状態がせいぜい１個のOOS状態に減少した
後、最終的にフェッチ要求されることもある。

たとえば、フェッチ・オペランドがFQE.S2＝１をもつ
（まだ完了していない直列化命令の後に続くため疑似OO
S状態を示す）と仮定する。この場合、このFQEをNAPRが
指しているときにこのFQEがNAPR＞NIPR状態（第2OOS状
態）をもつ場合は、追加のNAPRテストでフェッチ・オペ
ランドが２つのOOS状態をもっと判定され、フェッチ要
求に対してNAPRがそのFQEを選択することはできない。
このとき、NAPRは、OOSDT NAPR基準に合致する次のFQE
を選択する。

第23図では、NAPR＞NIPR状態に関する制限は、NAPRが指
すFQEが、キャッシュ要求を行なう直前に、かつOOSDTエ
ントリを生成できる前に、次の状態、すなわちVE＝１、
FR＝０、FSB＝０、Ｖ（OSC）＝０、S1＝０、及びS2＝０
をもたなければならないという要件によって制御され
る。こうすると、疑似OOS状態が存在しない場合にだ
け、NAPR＞NIPR状態に対してOOSDTエントリが作成され
るようになる。すなわち、FSB＝０の間はFSB状態は存在
することができず、OSC＝０の間はOSC状態は存在でき
ず、S1＝０かつS2＝０の間は直列化命令状態は存在でき
ない。OOSDTエントリをもつ要求が後でキャッシュ・ミ
スとなった場合、その要求に対する第２のOOSDTエント
リが作成され、その要求が（NAPR＞NIPR状態によって示
される）早目のフェッチ要求及び（キャッシュ・ミス状
態によって示される）遅目のフェッチ要求になったこと
を示す。

各OOSDTエントリは、そのDIDOフィールド内で示される
除去従属性をもち、それがL1キャッシュ制御機構からOO
SDTに返されるIDFO情報と比較される。OOSDTエントリ内
のDIDOフィールドは、IDFOフィールドがそのOOSDTエン
トリに書き込まれるのと同時にそのOOSDTエントリ内に
書き込まれる。DIDOフィールドに書き込まれる内容は、
それに対するOOSDTエントリが作成されているFQE内で指
示されるOOS状態または疑似OOS状態のタイプによって制
御される。有効OOSDTエントリのDIDOフィールドの内容
によって、そのOOSDTエントリが後でそのOOSDTから（無
効にすることによって）どのように除去されるかが決ま
る。OOSDTエントリの除去は、DIDOフィールドで指示さ
れる情報が記憶装置から返されたときに行なわれる。

第24図に示すように、割り振られたOOSDTエントリ内のD
IDOフィールド（OOSDT.DIDO）は、いくつかのタイプのO
OSフェッチ要求または疑似OOSフェッチ要求の１つが発
生した場合に、ゲート142、143、144、または146のうち
の１つによって書き込まれる。OOSDTエントリ内に書き
込まれるDIDO値及びそのゲート信号は次のように指示さ
れる。

1.線124上の真のOOSキャッシュNAPR＞NIPR状態は、DIDO
フィールド:FQ（NUPR）.IDFOに書き込まれる。

2.線121、122、または122のうちの１本上の疑似OOSフェ
ッチ信号は、次のように動作する。

a.線121上のFSB（ストア・バッファからのフェッチ）信
号FQ（NAPR）.FSBは、DIDOフィールド:FQ（NAPR）.IDSO
（CSC）にゲートされる。

b.線122上の直列化命令フェッチ・オペランド標識FQ（N
APR）.S1は、DIDOフィールド:PSOP.IDSOにゲートされ
る。

c.線123上の直列化命令後フェッチ標識FQ（NAPR）.S2
は、DIDOフィールド:LSIDSO.IDSOにゲートされる。

ある要求に対してNAPR＞NIPR OOS状態が存在する場合、
線129上に提供されるFQ（NUPR）.IDFOと名付ける信号を
使って、第５図に示すNUPRが現在指してるFQE内のIDFO
フィールドである、割り振られたOOSDTエントリ内に書
き込まれたDIDOを決定するために、NUPRが指すFQEが使
用される。

NAPR＞NIPR状態の場合、DIDOは、DIDOを表すFQエントリ
をアドレスするNUPR（次の未フェッチ・ポインタ・レジ
スタ）の動作によって選択される。NUPRによるDIDOの決
定が必要になるのは、NAPRポインタがNIPRポインタより
大きくなって、NAPRポインタとNUPRポインタの間に、フ
ェッチ要求を行なっていない少なくとも１−のFQエント
リが存在することを示すときである。このとき、NUPR
は、最初NAPRポインタにセットされ、NIPRポインタの方
向で次のFQエントリを指すようにNUPRポインタが減分さ
れる。フェッチ要求（FR）ビットは、FQエントリがテス
トされるとき使用され、FRが０に等しくならない限り、
NUPRは再び減分される。NUPRがFR＝０のFQエントリを選
択するまで、このテストが繰り返される。

次に、NUPRによって選択されたFQEのIID及びオペランド
＃が、OOSDTエントリに対するDIDOとして読み出され
る。NAPRによって選択された現FQEのIID及びオペランド
＃が、同じOOSDTエントリに対する対応するIDFOとして
読み出される。また、NAPRエントリのEAが読み出され
て、選択された現OOSDTエントリ内に書き込まれ、OOSDT
エントリ内のＶビットが１にセットされて、そのエント
リを有効にする。

疑似OOS状状態が存在しないとき、NUPR動作は、次の表
現によって記述することができる。

NAPR＝NIPR＝NUPRの場合、OOSFQエントリがなく（OOSDT
エントリが割り振られていず）、NUPRはどのDIDOも選択
できない。

NAPRが＝NIPRでないとき、NUPRをNAPRにセットする NAPRは割り振られたOOSDTエントリに対するIDFOをもつF
Qエントリを選択するが、NUPRはNUPR＝NAPRの間どのDID
Oも選択しない。NUPRを、より小さいIIDをもつ次の各FQ
Eを指すように−１ずつ減分しFQEのFR＝１の場合、再び
減分する。

FQEのFR＝０のとき、NUPRの減分を停止する。

NAPRがそのIDFOをもつFQEを指している間に、NUPRポイ
ンタは、OOSDTエントリに対するDIDOをもつRQEを選択す
る。

SBからのフェッチの場合、DIDOは、NAPRによって選択さ
れたFQエントリのOSC制御フィールド、すなわちFQ（NAP
R）.IDSO（OSC）であり、このFQエントリ以前のSBに対
する最後のストア要求を識別する。次に、IDSO（OSC）
で識別されるSQエントリ内のFSBビットがオンにセット
される。FQエントリ内のSB＃（ストア・バッファ番号）
フィールドが、そのストア要求に対するFQエントリが生
成されたとき、SB内の割り当てられた位置でセットされ
る。SBフェッチは、同じFQ要求に対するキャッシュ・ヒ
ットがデータを返すことができるとき（標準データ返送
時）より前にデータを返すので、早目フェッチと見なさ
れる。

キャッシュ・ミスの場合にOOSDTエントリが生成された
ときは、割り振られたOOSDTエントリ内のIDFOフィール
ドとDIDOフィールドは、その代りに、ミス信号とともに
L1キャッシュから返送されたRETURN.IDFOにセットされ
る。線138から提供されるキャッシュ・ミス信号が、ゲ
ート149、152、及び153をイネーブルする。これらのゲ
ートは、割り振られたOOSDTエントリ内のIDFOフィール
ド、EAフィールド、及びＭフィールドに、それぞれ線13
2上でRETURN.IDFO、線133上でRETURN.EA、線137から状
態１をゲートする。

OOSDT直列化制御： OOSDT実施例はまた、命令ストリーム内の直列化命令の
影響を受けるオペランドのオーバラップしたフェッチを
も支援する。OOSDT実施例は、直例化に出会ったときに
命令ストリームの実行を遅らせる通常の直例化オーバヘ
ッドを解消または軽減し、通常のシステムで発生する、
直列化命令に対する命令復号プロセスの停止を回避す
る。

直列化命令の影響を受るフェッチ・オペランドは、FQ内
の各エントリに直列化制御ビット・フィールドS1及びS2
を追加することによってタグ付けされる。直列化命令の
各フェッチ・オペランドのFQE内のビットS1がオンに
（１に）セットされる。直列化命令に続く命令のフェッ
チ・オペランドに対するFQE内のビットS2が、その直列
化命令が実行を完了する前の期間中にオンに（１に）セ
ットされる。１にセットされたS1またはS2ビットによっ
てタグ付けされたすべてのフェッチ・オペランドは、本
発明では疑似OOSフェッチ・オペランドとして処理され
る。それらは、NAPRとNIPRの間の関係を使用しないの
で、疑似OOSフェッチと見なされる。

S1またはS2がオンのFQEに対してL1キャッシュ要求が発
行されると、FQ（NAPR）.EA信号が第17図からの線73上
で第24図のOOSDT実施例に送られる。OOSDT実施例では、
この信号により、疑似OOSフェッチ要求に対するOOSDTエ
ントリを割り振る。

直列化命令のOOS処理は、PSOP（前のストア・オペラン
ド・ポインタ）レジスタ及びLSIDSOレジスタによって支
援される。どちらのレジスタも、第６図に示されてい
る。

PSOPレジスタは、新しく生成された各SQエントリ内のID
SOを受け取る。受け取られた各IDSOは、PSOPレジスタ内
のIDSOにオーバレイする。したがって、PSOPレジスタ
は、最後に復号されたストア・オペランドのIDSOを維持
する。ただし、PSOPの内容は、直列化命令が復号された
とき凍結される。

LSIDSOレジスタは、それぞれが次のものにオーバレイし
た、復号された各直列化命令の各ストア・オペランドの
IDSOを受ける。したがって、LSIDSOレジスタは、現在復
号されている直列化命令の最後に復号されたストア・オ
ペランドのIDSOを記憶する。

したがって、いずれかの直列化命令が復号されていると
き、PSOPレジスタは、その直列化命令の直前の最後のス
トア・オペランドのIDSOを含む。復号が進むにつれて、
直列化命令のために要求される各フェッチに対して割り
振られたFQE内のS1ビットが、オンにセットされる。た
だし、直列化命令内のストア・オペランドに対するFQE
は含まない。S1＝１の各FQE要求に対してOOSDTエントリ
が作成され、そのDIDOフィールドは、PSOPレジスタ内の
現IDSO内容（PSOP.IDSO）にセットされる。

直列化命令がその実行を完了する前に、後続の命令はそ
のオペランド指定を復号することができ、次いで、直列
化命令の実行とオーバラップする後の各フェッチ・オペ
ランドに対して割り振られた各FQE内のS2ビットがオン
にセットされる。

直列化命令の最後に復号されるオペランド指定は、スト
ア・オペランドに対するものであることもあるが、すべ
ての直列化命令がストア・オペランドをもつわけではな
い。直列化命令がストア・オペランドをもつ場合、最後
のストア・オペランドを表すSQE内のIDSOがセットされ
て、LSIDSOレジスタに入れられる。S2＝１のFQE要求に
対して作成されたOOSDTエントリ内のDIDOフィールド
が、LSIDSOレジスタ内の現IDSOの内容（LSIDSO.IDSO）
にセットされる。

データ返送： フェッチ要求を満たすためキャッシュからデータが返さ
れるとき、OOSDTエントリに対するDIDO従属性の決定が
行なわれる。このデータ返送動作では、XI要求に対する
OOS露出ウィンドウを終了するためにOOSDT内でいずれか
のOOSDTエントリを除去（無効化）すべきかどうか、ま
たは異なるオペランドのためのデータの反送を待つよう
に１つまたは複数のOOSDTエントリの除去従属性を変更
すべきかどうかを判定する。

キャッシュ回路は、各キャッシュ要求とともに提供され
たEA及びIDFOまたはIDSOを記憶する。これらは記憶階層
内でそのデータがアクセスされるとき、要求されたデー
タにタグ付けされる。記憶階層が要求されたデータのア
クセス（フェッチまたはストア）を完了したとき、キャ
ッシュは、フェッチされたデータまたはキャッシュ・ミ
ス信号と同時にEA及びIDFOを返送することによって、あ
るいはストアに対する完了信号と同時にEA及びIDSOを返
送することによって、アクセスの完了を伝える。RETUR
N.IDFO及びRETURN.EAが、第24図の線132及び134上で受
け取られる。

第25図は、第24図に見られる並列論理回路172をより詳
細に示したものである。回路172は、各RETURN.IDFOを、
すべての有効OOSDTエントリ内のすべてのIDFOフィール
ド及びすべてのDIDOフィールドと、並列に比較する。Ｍ
＝０であり、かつOOSDTエントリｉがRETURN.IDFOに等し
いOOSDT（ｉ）.IDFOフィールドをもつことが判明した場
合、そのOOSDT（ｉ）.DIDOフィールドがDIDOREGと呼ぶ
レジスタに読み込まれ、DIDOREG内のＶビット・フィー
ルドがオンに（状態１に）セットされる。（エントリｉ
内のIDFOフィールド及びDIDOフィールドは、OOSDT
（ｉ）.IDFO及びOOSDT（ｉ）.DIDO、またはIDFO（ｉ）
及びDIDO（ｉ）として表されることがある。） しかし、OOSDT内の１つまたは複数のエントリｊ内でRET
URN.IDFOに等しいDIDOフィールドが見つかった場合は、
そのDIDOREG.DIDOがテーブル内の各OOSDT（ｊ）.DIDOフ
ィールドにコピーされる。この処理によってOOSDTエン
トリｊに対する従属性が変更され、その結果、それらの
除去はその後はDIDO（ｉ）で識別されるオペランドのた
めのデータの返送によって制御されるようになる。

しかし、OOSDT（ｉ）エントリが見つからなかった場合
は、RETURN.IDFOに等しい各DIDO（ｊ）フィールドにつ
いて、見つかった各OOSDTエントリｊが、そのＶ＝０を
セットすることによって無効にされる。

RETURN.IDFOに等しいOOSDT（ｉ）.IDFOフィールドをも
つことが判明したいずれかのエントリ内でＭ＝１によっ
てキャッシュ・ミスが指示されたとき、OOSDTエントリ
ｉが、そのＶ＝０をセットすることによって無効にされ
る。なぜなら、そのデータを受け取った後は、その要求
はもはやOOSではないからである。（Ｍ＝１のOOSDTエン
トリ内ではIDFOとDIDOは等しい。） ストアの完了は、DIDO（ｊ）がRETURN.IDO（すなわちID
SO）に等しいとき、OOSDTエントリに対して従属性効果
をもつ。ストアは概念的順序でアクセスされるので、OO
Sとは見なされない。

OOSDT XI動作： 各XI要求は、EA（XI.EAと呼ぶ）を提供し、このEAがす
べてのOOSDTエントリ内のEAと並列に比較される。OOSDT
エントリの比較の結果が等しい（XIヒット））場合は、
命令再試行信号が発生され、これによって再試行動作が
開始される。

正確な動作の説明： OOSDT実施例の動作は、以下の数学的記述によってより
正確に記述することができる。

I.MAKING ENTRIES IN OOSDT: 1.SET NAPR TO POINT TO NEXT FETCH REQUEST（FQE） A.IF NAPR＞NIPR,THEN １）SET NUPR TO POINT TO DIDO FQE ２）ASSIGN OOSDT ENTRY,＆SET: ａ）OOSDT.EA＝FQ（NAPR）.EA ｂ）OOSDT.IDFO＝FQ（NAPR）.IDFO ｃ）OOSDT.DIDO＝FQ（NUPR）.IDFO ｄ）OOSDT.V＝１ NUPR設定の決定。FQEフェッチOOSに対するOOSDTエント
リを作成する。

B.IF FQ（NAPR）.FSB＝1,THEN １）ASSIGN OOSDT ENTRY,＆ SET: ａ）OOSDT.EA＝FQ（NAPR）.EA ｂ）OOSDT.IDFO＝FQ（NAPR）.IDFO ｃ）OOSDT.DIDO＝FQ（NAPR）.IDSO（OSC） ｄ）OOSDT.V＝１ SBからのフェッチに対するOOSDTエントリをする。（FSB
タイプのOOSDTエントリの除去は、このOOSDTエントリに
対するOSCを引き起こす命令の完了に従属する。） C.IF FQ（NAPR）.S1＝1,THEN １）ASSIGN OOSDT ENTRY,＆ SET: ａ）OOSDT.EA＝FQ（NAPR）.EA ｂ）OOSDT.IDFO＝FQ（NAPR）.IDFO ｃ）OOSDT.DIDO＝SQ（PSOP）.IDSO ｄ）SET OOSDT.V＝１ 直列化命令の実行中のFQEフェッチに対するOOSDTエント
リを作成する。（S1タイプのOOSDTエントリの除去は、
直列化命令の前のストア命令の完了に従属する。） D.IF FQ（NAPR）.S2＝1,THEN １）ASSIGN OOSDT ENTRY,＆ SET: ａ）OOSDT.EA＝FQ（NAPR）.EA ｂ）OOSDT.IDFO＝FQ（NAPR）.IDFO ｃ）OOSDT.DIDO＝LSIDSO ｄ）OOSDT.V＝１ LSIDSO内の直列化命令の前の最後のストアの前に直例化
命令FQEフェッチに対するOOSDTエントリを作成する。
（S2タイプのOOSDTエントリの除去は、直列化命令の最
後のストアの完了に従属する。） 2.SEND FQ（NAPR）FETCH REQUEST TO CACHE 3.CACHE CONTROLS REMEMBER IDFO ＆ EA OF REQUEST,＆IF FQ（NAPR）FETCH REQUEST MISSES IN THE CACHE,IT SENDS TO OOSDT: RETURN.EA ＆ RETURN.IDFO THEN １）OOSDT ASSIGNS ENTRY,＆ SETS: ａ）OOSDT.EA＝RETURN.EA ｂ）OOSDT.IDFO＝RETURN.IDFO ｃ）OOSDT.DIDO＝RETURN.IDFO ｄ）OOSDT.V＝１ ｅ）OOSDT.M＝１ キャッシュ・ミスの場合、ミス信号をもつOOSDTエント
リを作成する。（キャッシュ・ミスのOOSDTの除去は、
キャッシュ・ミス・データの返送に従属する。） II.OOSDT FQ CONTROL for SERIALIZER INSTRUCTIONS: （一時にただ１つの直列化命令が処理されるものと仮定
する） 1.NORMAL INSTRUCTION DECODING,AND UPON ENCOUNTERING EACH NON−SERIALIZER INSTRUCTION HAVING A STORE OPERAND: A.DECODE THE STORE INSTRUCTION B.ASSIGN A STORE QUEUE ENTRY（SQE） C.SET IDSO IN SQE INTO PSOP（前のストア・オペラン
ド・レジスタ） D.CONTINUE INSTRUCTION DECODING PROCESS １）UNTIL A SERIALIZING INSTRUCTION IS ENCOUNTERED 直列化命令前の動作における「前のストア」を決定す
る。（PSOPは、各直列化命令に出会う前に最後のストア
をもつ。） 2.SERIALIZER INSTRUCTION ENCOUNTERED ＆ DECODED: A.PROVIDE FQE FOR EACH SERIALIZER FETCH OPERAND SET FQE.S1＝１ SET FQE.S2＝０ B.SET CONTROLS TO HOLD the CONTENTS OF PSOP UNCHAN
GED C.PROVIDE SQE FOR EACH SERIALIZER STORE OPERAND D.SET IDSO OF LAST SERIALIZER STORE OPERAND INTO LSIDSO（最後の直列化命令のIDSO REG） （直列化命令動作。） 3.CONTINUE DECODING INSTRUCTIONS AFTER SERIALIZER Ａ）PROVIDE FQE FOR EACH FETCH OPERAND SET FQE.S1＝０ SET FQE.S2＝１ B.PROVIDE SQE FOR EACH STORE OPERAND （直列化命令後動作。） 4.COMPLETE PRIOR STORE OPERATION INDICATED IN PSOP （前のストアは、その復号後いつでも完了できる。） 5.SET FQE（ALL）.S1＝０ 6.COMPLETE SERIALIZER STORE OPERATION （直列化命令ストアは、直列化命令の復号及び「前のス
トア」がともに完了した後、いつでも完了できる。） 7.A.SET FQE（ALL）.S2＝０ B.SET CONTROLS TO ALLOW PSOP TO CHANGE 8.GOTO 1.ABOVE TO CONTINUE EXECUHING FOLLOWING INSTRUCTIONS III.REMOVAL OF OOSDT ENTRIES: A.SET DIDOREG.V＝０ B.i＝０ TO P（すべてのOOSDT
エントリ上で並列であることが好ましい） １）IF（OOSDT（ｉ）.IDFO＝RETURN.IDFO ＆ V （ｉ）＝1 ＆ M （ｉ）＝０）,THEN ａ）SET DIDOREG.DIDO＝OOSDT（ｉ）.DIDO ｂ）SET DIDOREG.V＝１ （OOSDT（ｉ）＝RETURN.IDFOを探し、OOSDT（ｉ）が見
つかった場合、DIDO（ｉ）をセットしてDIDOREGと呼ぶ
レジスタ内のDIDOフィールドに入れ、有効ビットＶ＝１
にセットする。） ２）IF（OOSDT（ｉ）.IDFO＝RETURN.IDFO ＆ V （ｉ）＝1 ＆ M（ｉ）＝１）,THEN ａ）SET OOSDT（ｉ）.V＝０ （OOSDT（ｉ）が見つかり、Ｍ＝１でキャッシュ・ミス
を表す場合、OOSDT（ｉ）を除去する。） ENDDO C.IF（DIDOREG.V＝０）,THEN １）IF（ANY OOSDT（ｊ）.DIDO＝RETURN.IDFO）， THEN ａ）SET ANY OOSDT（ｊ）.V＝０ （OOSDT（ｉ）が見つからない場合、DIDO（ｊ）＝RETUR
N IDFOのOOSDT（ｊ）を探し、見つかった場合は、各OOS
DT（ｊ）を除去する。） D.ELSE １）IF（ANY OOSDT（ｊ）.DIDO＝RETURN.IDFO）,THEN ａ）SET OOSDT（ｊ）.DIDO＝DIDOREG. DIDO （OOSDT（ｉ）が見つかった場合、各DIDO（ｊ）をDIDO
（ｉ）にセットする。） IV.STORE COMPLETION REGARDING OOSDT: （ストア・オペランドは概念的順序でアクセスされ、し
たがってOOSではないので、OOSDTエントリをもたな
い。） IF（OOSDT（ANY）.DIDO＝STORE COMPLETE.IDSO）THEN S
ET OOSDT（ANY）.V＝０ （ストア完了は命令完了を指示し、これによって、この
命令のフェッチに対するOOSDTエントリが除去され
る。） V.XI HANDLING BY OOSDT: IF OOSDT（ANY）.EA＝XI.EA THEN SIGNAL THE COMPLETION QUEUE（CQ）TO RESET ALL INSTRUCTION EXECUTION IN PROCESS AND BEGIN EXECUTION FROM OLDEST INCOMPLETE INSTRUCTION

【図面の簡単な説明】

第１図は、多重プロセッサ（MP）環境におけるプロセッ
サ及びそれと記憶階層とのインタフェースを示す構成図
である。 第2A図は、概念的順序のアーキテクチャ規則、及び概念
的順序から外れてオペランドをフェッチすることにより
それらの規則にどう違反するのかを示す、ストア及びフ
ェッチ図である。 第2B図は、実行前と実行後の命令ならびに実行が未完了
の命令を含む、プロセッサにおけるパイプライン式命令
シーケンスを示す図である。 第３図は、シーケンス内の他のオペランドに対して早目
または遅目であるため、順序外れ（OOS）となっている
オペランドを含む、フェッチ・オペランドのシーケンス
を示す図である。 第４図は、APR、NAPR、NUPR、NIPR、DQPRという複数の
ポインタ・レジスタを有するフェッチ待ち行列（FQ）を
示す図である。 第５図は、各FQエントリ内のフィールドを表す図であ
る。 第６図は、ストア待ち行列（SQ）とそれに関連するスト
ア・バッファ（SB）、前のストア・オペランド・ポイン
タ・レジスタ、及び最後の直列化命令IDSO（識別済みス
トア・オペランド）を示す図である。 第７図は、各SQエントリ内のフィールドを表す図であ
る。 第８図は、直列化命令フェッチ（PSIFT）制御を示す図
である。 第９図は、本発明の一実施例の各キャッシュ・エントリ
に関連するOOSビット・フィールドを示す図である。 第10図は、第９図に示すOOSビット・フィールドを使用
する実施例を示す図である。 第11図は、本発明の別の実施例の各キャッシュ・エント
リに関連するOOS識別子（OOS IID）フィールドを示す図
である。 第12図は、第11図に示すOOS IIDフィールドを使用する
実施例を示す図である。 第13図は、OOSビット実施例及びOOSデータIIDビット実
施例で使用されるNAPR及びNIPR制御手段を示す論理図で
ある。 第14図は、APR制御手段を示す論理図である。 第15図は、DQPR制御手段を示す論理図である。 第16図は、FQエントリ内のＶ（OSC）ビットをリセット
するためのリセット論理回路を示す図である。 第17図は、L1（EA）.OOSビットのセットとリセットを行
なうための論理回路を示す図である。 第18図は、OOSウィンドウの一例を示すサイクル・タイ
ミング図である。 第19図は、命令完了待ち行列（CQ）とそのポインタ・レ
ジスタを示す図である。 第20図は、CQエントリ内のフィールドを示す図である。 第21図は、CQとともに使用されるIDPR（命令復号ポイン
タ・レジスタ）に対する制御を示す論理図である。 第22図は、命令再試行動作を開始する際に使用される制
御を示す論理図である。 第23図は、OOSDT実施例で使用されるNAPR及びNIPR制御
手段を示す論理図である。 第24図は、OOSDT（順序外れ従属性テーブル）とその制
御を示す図である。 第25図は、OOSDT実施例で使用されるデータ返送用並列
論回路の詳細な構造を示す図である。 11……命令フェッチ制御機構、12……復号器、16……オ
ペランド・アドレス生成（AGEN）／要求装置、18……変
換ルックアサイド・テーブル（TLB）、19……L1キャッ
シュ、21……オペランド・フェッチ待ち行列、22……オ
ペランド・ストア待ち行列、23……実行装置、24……オ
ペランド・ストア・バッファ、26……L2キャッシュ、27
……主記憶装置、31……シーケンス制御装置、32……命
令実行制御機構、33……プログラム割込み制御機構。

Claims (2)

【特許請求の範囲】
1. 【請求項１】データと命令を記憶する記憶手段をもつ、
   マルチプロセッサ環境で使用される複数のプロセッサ環
   境をもつデータ処理システムにおいて、 該複数のプロセッサのうちの１つのプロセッサが、 （ａ）少なくとも各々のデコードされたストアされた命
   令に対して、命令が該プロセッサ上で実行されるプログ
   ラムによって与えられる順序で、順次的に命令識別子
   （IID）を割り振る、フェッチされた命令をストアする
   ための命令バッファをもち、上記複数のプロセッサの各
   々のプロセッサにおける命令の順序は、該プロセッサ中
   で割り振られたIIDの列で示され、該命令のオペランド
   には、該命令のIIDが割り振られてなる命令デコード手
   段と、 （ｂ）プライベート（L1）ディレクトリをもつL1キャッ
   シュをし、該L1ディレクトリには各々のデータ単位に対
   応するデータ単位が含まれてなり、上記プロセッサによ
   って最近使用されたデータ単位をストアするための記憶
   手段と、 （ｃ）別のプロセッサからの相互無効化（XI）要求が与
   えられてなる記憶アドレスに等しい記憶アドレスをもつ
   L1エントリを無効化するためのXI手段と、 （ｄ）別のプロセッサにXI要求のためにアクセスされた
   L1エントリに関連付けられた順序外れ（OOS）フィール
   ド中にOOS表示があるかどうかテストするための手段
   と、 （ｅ）フェッチ・オペランドに割り当てられたIIDの概
   念的順序とは無関係に、上記命令デコード手段によって
   デコードされつつある命令のフェッチ・オペランド指定
   のために、上記記憶手段から、データのフェッチを要求
   するための手段と、 （ｆ）フェッチ・オペランドに割り当てれたIIDの概念
   的順序に関連して上記デコード手段によってデコードさ
   れたストア・オペランド指定をストアするために、デー
   タをストアする手段と、 （ｇ）割り当てられたIIDの概念的順序を違反した命令
   のIIDを割れ当てられてなる、デコードされ、または完
   了された命令のフェッチ・オペランドについて、OOS条
   件を検出するためのOOS検出手段と、 （ｈ）全てのフェッチ・オペランドとストア・オペラン
   ドを受け取り、上記OOS検出手段によってOOS条件が検出
   されない限り、上記記憶手段から返されたフェッチの順
   序とは無関係に、概念的順序で各々の命令を完了する命
   令実行手段と、 （ｉ）上記OOS検出手段がOOS条件を検出したフェッチ・
   オペランドをもつ命令から、またはその命令の前から、
   上記プログラムの順序で、上記プログラムを再実行させ
   るように上記命令実行手段を開始させる手段とを有す
   る、 データ処理システム。
2. 【請求項２】マルチプロセッサ・システムにおいて、該
   マルチプロセッサ・システム中の１つのプロセッサであ
   る特定のプロセッサは、データ及び命令記憶をもち、該
   特定のプロセッサは、プロセッサによって実行されてい
   る個々の命令においてフェッチ・オペランド指定とスト
   ア・オペランド指定を検出することを含む概念的順序で
   命令をデコードするためのデコード手段を含む命令実行
   ユニットと、プログラムの命令の必要に応じてオペラン
   ド・データにアクセスするために該特定のプロセッサに
   よって独占的に使用されるキャッシュを含む階層的記憶
   とを有し、該キャッシュは、該マルチプロセッサ・シス
   テムにおける相互無効化（XI）を要求する他のプロセッ
   サに対するデータ単位の制御を開放するために、該マル
   チプロセッサ・システムにおける他のプロセッサのLI要
   求を受け取るものである、マルチプロセッサ・システム
   において、 該特定のプロセッサが、 （ａ）上記キャッシュに対するフェッチ要求が、該特定
   のプロセッサのデコード手段によって現在デコードされ
   ている命令中のフェッチ・オペランド指定から生成され
   ると直ちに、フェッチ・オペランド・アドレスを生成し
   要求するための手段と、 （ｂ）上記フェッチ要求が、上記デコード手段からのデ
   コードされたオペランド指定の概念的順序に従っている
   かどうかを決定するための決定手段と、 （ｃ）上記決定手段によって、オペランドの概念的順序
   から外れたと決定された各々のフェッチ要求毎に生成さ
   れたOOSテーブル（OOST）エントリ順序外れ（OOS）テー
   ブル手段と、 （ｄ）上記OOSTから上記OOSTエントリを除去する条件を
   決定するために、上記OOSTエントリに依存性識別子（DI
   DO）を与えるための手段を有し、 （ｅ）各々のOOSTエントリは、オペランドのデータ単位
   毎に、OOSフェッチ・オペランドの識別子（IDFO）と、
   記憶位置（EA）を受け取るようになされている、 マルチプロセッサ・システム。