JPS6010337B2 - 仮想記憶制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、仮想記憶の制御装置に関し、特にＴＬＢフオ
ルトにおいて生じるセグメント・フオルトまたはページ
・フオルトの際の命令中断処理を効率化するための改良
された制御装置に関する。

本発明は、ＴＬＢフオルトにおいて、セグメント・テー
ブルを参照したときセグメント・フオルトが生じてセグ
メント変換例外割り込みが起り、次にページ・テーブル
を参験したときまたもページ・フオルトが生じてページ
変換例外割り込みが起る場合のように、２つの変換例外
割り込み処理が続くとき、従釆は、中断された命令の再
開にそなえて処理装置内の状態情報を記憶装置に待避さ
せ、割り込み処理終了後処理装置へ戻す操作を、前記２
つの変換例外割り込みのために２回行なう必要があった
ものを、制御装置の工夫によって１度で済ませるように
して、ＴＬＢフオルトの処理効率を改善することを目的
としている。

第１図は、本発明が改良に意図した従来技術による動的
アドレス変換機構をもつ情報処理装置の概略図である。

第２図は、ＴＬＢフオルトにおいてセグメント・フオル
トとべ−ジ・フオルトの両方が続いて起り、２つの変換
例外割り込み処理が行なわれた場合の動作フローを示す
。以下に第１図および第２図を参照して従来技術による
方式を説明する。第１図は、中央処理装置１と、記憶制
御装置２と、主記憶装置３とで構成された情報処理装置
の中で、特に仮想記憶制御に関連する要素のみを単純化
して示している。

命令４の論理アドレスに対応する主記憶装置３上の実ア
ドレスを求めるため、動的アドレス変換制御部５によっ
てＴＬＢ６がアクセスされる。ＴＬＢ６は高速素子でつ
くられており、その時点でのアクセス頻度の高いページ
の論理アドレスを実アドレスと対応させた表の形で保有
している。ＴＬＢをアクセスしたとき、ＴＬＢ上に、求
めたい論理アドレスと実アドレスとの組が存在していな
かった場合にはＴＬＢフオルトが生じ、主記憶装置３に
収容されているセグメント・テーブル７とページ・テー
ブル８とを参照し、必要な情報をＴＬＢ６へ移す。もし
も対応するセグメントまたはページが主記憶装置３上に
ない場合には、セグメント・テーブル７またはページ・
テーブル８中の対応する論理アドレスと実アドレスとの
対が置かれている欄のィンバリツド・ビット（１）が無
効表示“１”を示している。このとき、セグメント・フ
オルトまたはべ−ジ・フオルトが生じ、セグメント変換
例外またはページ変換例外という割り込み処理が行なわ
れて、外部の補助記憶装置から目的のセグメントまたは
ページを主記憶装置３へロールインする。その結果、テ
ーブルのインバリツド・ビット（１）は有効表示“０”
に書き替えられ、その後フオルトは解除される。次に、
プログラム・ステータス・ワードＰＳＷ内の命令中断情
報ビットｊＲの機能について触れながら処理フローを詳
しく説明する。

第２図に示すように、いま、あるマクロ命令Ａをマイク
ロプログラムにしたがって実行しているとき、マイクロ
命令ＮのところでＴＬＢフオルトが生じ、そこでセグメ
ント・テーブルの参照処理に入ったらセグメント・フオ
ルトが起きた場合、セグメント変換例外処理が行なわれ
るが、セグメントのロールィン、ロールアウト終了後、
マイクロ命令Ｎへ戻ってそこから再開することを可能に
するために命令中断情報ビットｉＲが使用される。ペー
ジ・フオルトの場合も同様である。ＴＬＢフオルトでセ
グメント・テーブルまたはページ・テーブルの索引が行
なわれているとき中央処理装置ＣＰＵの状態情報は保存
されており、セグメント・フオルトまたはページ・フオ
ルトが生じたときに主記憶装置ＭＳに格納される。その
際、第１図のプログラム・ステータス・ワード現俺Ｗ９
の命令中断情報ビットｉＲを“１”にして、アドレス不
在の命令中断が生じても、たということの表示をしてお
き、現ＰＳＷ９を旧凶ＷＩＯにセットし新市ＳＷＩＩを
現塔Ｗ９にセットしてＰＳＷを更新する。そこで、セグ
メントまたはページの変換例外割り込みが行なわれ、セ
グメントまたはページの管理プログラムが起動されてロ
ールィン、ロールアウトの処理がなされる。ロールイン
、ロールアウト処理の終了後、ロード・プログラム・ス
テータス・ワードＬ門Ｗ命令が実行され、ＰＳＷの更新
が行なわれてテーブル参照処理に復帰する。このときＰ
ＳＷ中のｉＲビットが参照される。ｉＲ＝１であれば、
それはアドレス不在の命令中断が生じていたことの表示
であるから、主記憶装置ＭＳからさきの中断時の状態情
報を中央処理装置ＣＰＵへ戻す。ここで、ＣＰＵはマイ
クロ命令Ｎを実行していた以前の状態に復旧され、マイ
クロ命令Ｎの実行を再開する。第２図の動作フローにお
いて留意されるべき点は、セグメント・フオルトの場合
の、中央処理装置ＣＰＵからＣＰＵ状態情報を主記憶装
置ＭＳに格納する処理Ａと、ＣＰＵ状態情報をＭＳから
ＣＰＵ‘こ返還する処理Ｂとは、ページ・フオルトの場
合の処理Ａと処理Ｂとに対応しており、全く同一の内容
をもっていることである。

命令の中断を伴う割り込みにおいては、ＣＰＵ状態の格
納、返還の処理が必要であるが、その処理時間は、割り
込み処理としては長いものである。もし、第２図のフロ
ーに示すように２つの変換例外がたてつづけにおこった
場合、すなわち、セグメント・フオルトが発生し、続い
てページ・フオルトが発生した場合には、ＣＰＵ状態の
格納と返還とは、それぞれ、２回ずつ行なうこととなり
、処理としては、効率がわるいものとなる。本発明は、
前述した第２図の処理において、セグメント・フオルト
を起こした場合にオンとする１ビットの情報を別に設け
、続いて発生したページ・フオルト時の処理において、
上記の情報ビットを参照して、それがオンであればＣＰ
Ｕ状態を主記憶装置の固定領域に格納する処理を中止し
て、いわば直ちにページ・フオルトの処理を続行させる
ものである。

そのため、本発明は、ＴＬＢ、セグメント・テーブル、
ページ・テーブル、およびアドレス不在による命令中断
を示す命令中断情報を用いる動的アドレス変換機構によ
り仮想記億制御を行なう情報処理装置において、ＴＬＢ
フオルトが生じて前記セグメント・テーブルが参照され
、セグメント変換例外の割り込み処理が必要とされる場
合に、中央処理装置内における前記ＴＬＢフオルトに基
づく命令中断時の状態情報を記憶装置に格納する手段と
、前記状態情報の格納の際前記命令の中断を起こした要
因がセグメント変換例外であることを示す情報が設定さ
れる情報表示手段と、前記変換例外の割り込み処理の終
了時に前記情報表示手段を参照し、その情報表示がセグ
メント変換例外を示しているか否かを識別する手段と、
前記情報表示がセグメント変換例外を示しているときセ
グメント・テーブルとそれに続いてページ・テーブルと
を参照し、そこでページ変換例外を発生する場合には前
記情報表示を変更させて前記ページ変換例外の割り込み
処理を行なうように制御する手段と、前記ページ変換例
外割り込み処理が終了した時点で、前記セグメント変換
例外の割り込み処理の際に記憶装置に格納されていた状
態情報を中央処理装置へ返還する手段とをそなえ、前記
命令のＴＬＢフオルトを生じた中断点から命令実行を再
開させることを特徴とする制御装置の構成をもつもので
ある。

次に、本発明による仮想記憶制御装置を実施例にしたが
って説明する。

第３図は、セグメント変換例外を示すための情報表示手
段として、茂Ｗ中にセグメント・フオルト・ビットＳＦ
を設けたものの本発明の実施例装置を示し、第４図はそ
の動作フローを示す。第３図および第４図は、従来例を
示す第１図および第２図にそれぞれ対応するものであり
、図面上岡一のものには同じ参照表示が使用されている
。まず、ＴＬＢフオルトが発生し、セグメント・テーブ
ルの参照処理が行なわれる。

ＴＬＢフオルトを起こした論理アドレスのセグメント部
により、セグメント・テーブルをアクセスする。このセ
グメント・テーブルのェントリが無効であるとセグメン
ト・フオルトが発生する。セグメント・フオルトが発生
すると、塔ＷのｉＲビット（命令中断ビット）をオンに
し、また、ＰＳＷ中のセグメント・フオルト・ビットＳ
Ｆをオンとする。その後、ＣＰＵの状態をＭＳの固定領
域に格納し、現ＰＳＷ９′のｉＲビットをオンにして旧
ＰＳＷＩ Ｏ′にセットし、新塔ＷＩＩ′から現鴇Ｗ９
′にセッして、ＰＳＷの更新を行ない、命令は中断する
。命令が中断すると、更新された偽Ｗの情報にしたがっ
て、セグメント管理プログラムが実行され、セグメント
のロールイン、ロールアウトを行ない、このセグメント
に対応するセグメント・ェントリをセットする。その後
にＬＰＳＷ命令を実行し、この命令により更新された笛
ＷのｉＲビットがオンであると、中断した命令の再開を
行なう。この時、セグメント・フオルト・ビットがオン
であれば、前回セグメント・フオルトを起こして命令が
中断したものとして次にページ・テーブルのアクセスに
うつる。この時セグメント・フオルトは発生しない。ペ
ージ・テーブルのェントリが無効であれば、ページ・フ
オルトが発生する。また有効であれば、ＭＳの固定領域
より情報をＣＰＵへ辺還して処理を続行する。この場合
にＴＬＢフオルトは発生してもセグメントおよびページ
・フオルトは発生せず、ＴＬＢを更新してＴＬＢフオル
トのトラツプは終了する。前述のページ・テーブルのェ
ントリが無効のためページ・フオルトが発生した場合に
おいては、ＣＰＵの状態は、前回に発生したセグメント
・フオルト時の処理ですでにＭＳの固定領域に格納して
あるので、この場合は新たに格納しない。

処理としては、セグメント・フオルト・ビットをオフに
し、鴻ＷのｉＲビットをオンにし、俺Ｗの更新を行ない
、命令を中断する。セグメント・フオルトにおける命令
中断と同様に、更新された礎Ｗの情報にしたがい、ペー
ジ管理プログラムを実行し、ページのロ−ルイン、ロー
ルアウトを行ない、次にそのページに対応するェントリ
をページ・テーブルにセットする。その後にＬＰＳＷ命
令により、的Ｗの更新が行なわれる。更新されたＰＳＷ
のｉＲビットが“１”であり、セグメント・フオルト・
ビットが“０”であれば、ＭＳの固定領域から情報をＣ
ＰＵ‘こ返還して、鴨ＷのｉＲビット（中断表示ビット
）をオフにして、命令の再開を行なう。第５図は、第４
図に示した動作フローを表現形式を変えて示したもので
ある。図中、※印の処理が本発明の特徴的な部分である
。このように、セグメント・フオルトによる変換例外割
り込みの中断を表示する１ビットを付加することにより
、変換例外時における命令中断の処理を短縮することが
でき、効率のよいプログラムの実現を図ることができる
。

図面の簡単な説明第１図は、従来技術による仮想記憶制
御装置のブロック図である。

第２図は、第１図に示した従来装置の動作フローを示す
。第３図は、本発明の実施例装置のブロック図である。
第４図、第５図は、第３図に示した実施例装置の動作フ
ローを示す。図中、１は中央処理装置、３は主記憶装置
、４は命令、５′は動的アドレス変換制御部、６はＴＬ
Ｂ、７はセグメント・テーブル、８はページ・テーブル
、９′は現ＰＳＷ、１０′は旧ＰＳＷ、１１′は新鴎Ｗ
を表わす。

サー囚 サＺ図 す３図 ★４図 ナＳ図

Claims (1)

【特許請求の範囲】
1. １ ＴＬＢ、セグメント・テーブル、ページ・テーブル
   、およびアドレス不在による命令中断を示す命令中断情
   報を用いる動的アドレス変換機構により仮想記憶制御を
   行なう情報処理装置において、アドレス不在を示すＴＬ
   Ｂフオルトが生じて前記セグメント・テーブルが参照さ
   れ、セグメント変換例外の割り込み処理が必要とされる
   場合に、中央処理装置内における前記ＴＬＢフオルトに
   基づく命令中断時の状態情報を記憶装置に格納する手段
   と、前記状態情報の格納の際前記命令の中断を起こした
   要因がセグメント変換例外であることを示す情報が設定
   される情報表示手段と、前記変換例外の割り込み処理の
   終了時に前記情報表示手段を参照し、その情報表示がセ
   グメント変換例外を示しているか否かを識別する手段と
   、前記情報表示がセグメント変換例外を示しているとき
   セグメント・テーブルとそれに続いてページテーブルと
   を参照し、そこでページ変換例外が発生する場合には前
   記情報表示を変更して前記ページ変換例外の割り込み処
   理を行なうように制御する手段と、前記ページ変換例外
   割り込み処理が終了した時点で、前記セグメント変換例
   外の割り込み処理の際に記憶装置に格納されていた状態
   情報を中央処理装置へ返還する手段とをそなえ、前記命
   令のＴＬＢフオルトを生じた中断点から命令実行を再開
   させることを特徴とする制御装置。