JPS58215779A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の属する技術分野〕 本発明はデータ処理装置に関し、特に命令の例外チェッ
ク機能を有するデータ処理装置に関するもの゛である。

〔従来技術の概要と欠点〕

データ処理装置において使用される命令の中には、命令
の実行に先立って該命令が規定の命令コード及び命令形
式を有しているか否かの該命令自身の有効性をチェック
するいわゆる例外チェックを必要とする命令がある。そ
してこのような命令のうちには、命令の実行のたびに更
に例外チェックを必要とするものと、一度正常にチェッ
クされたならば次の実行にあたって再度の例外チェック
を必要としないものとがある。

以上のことはソフトウェアのマイクロプログラム化とし
て実現される命令についてもそのまま言えることである
。

従来のデータ処理装置においては、上記の例外チェック
のうち、一度正常にチェックされたら再度の例外チェッ
クを必要としないものの割合が比較的少ない　　ｒ゛　
ことから。

すべての例外チェックを必要とする命令について命令の
実行の都度有効性をチェックしていた。

しかし乍ら必要もないのに例外チェックを行うことは、
その割合は比較的少ないにしても（たとえば２０％程度
）そのオーバーヘッドによる性能の低下は免れなかった
。

〔発明の目的〕

したがって本発明の目的は９例外チェックを必要とする
命令を用いるデータ処理装置において、前記のような命
令の例外チェックの回数をなるべく少なくすることにあ
る。これを具体的に言えば、一旦例外チェックをすれば
実行毎に再例外チェックをする必要のない命令を、最初
の例外チェックを除いては２回目以上の再例外チェック
をしなくて済むデータ処理装置を得ようとするものであ
る。

〔発明の構成〕

本発明によれば、主記憶装置内のデータの写しを保持す
るキャッシュメモリを有し例外を発生し得る命令を実行
するデータ処理装置において、前記キャッシュメモリ内
に保持される命令の例外が前記命令の実行により正常に
チェックされたことを示すチェック済み情報を記憶する
記憶回路と、ｌ￥Ｊ記命令を前記キャッシュメモリから
読み出して再び実行しようとするとき、前記記憶回路か
ら１１ＩＪ記チェック済み情報を参照することにより再
びチェックする必要のない例外チェックを省略して前記
実行に付す手段とを設けたことを特徴とするデータ処理
装置が得られる。

〔発明の一実施例〕

第１図は本発明の一実施例の構成を示したブロック図で
ある。第１図において、１は主記憶装置、２は命令専用
キャッシュ、６はオペランド専用キャッシュである。こ
の命令専用キャッシュ２は前記オペランド専用キャッシ
ュ６と共用構造であっても良く、前記主記憶装置内デー
タの一部の写しを保持しており、先取り命令アドレス生
成回路４によって生成され、命令アドレスレジスタ５に
保持される先取り命令アドレスに従って命令バッファ６
にその容量に応じた個数の命令が読出される。なお命令
アドレス変換回路７は命令アドレスレジスタ５に保持さ
れるアドレスに仮想論理空間上のアドレッシングを行う
論理アドレスが与えられた場合、該論理アドレスを対応
する命令専用キャッシュ２のアドレスに変換するもので
ある。

命令レジスタ８は数個の先取り命令が格納される前記命
令バッファ６からその処理の為に１命令毎に読出して保
持するレジスタであり、命令語におけるオペランドアド
レス生成指定部が信号線１０８カ通してアドレス生成回
路９に導かれる。このアドレス生成回路９によって生成
されたオペランドアドレスは信号線１０９を通してオペ
ランドアドレスレジスタ１０に導かれる。

ただし、前記命令レジスタ８に保持される命令が分岐命
令であるならば、前記アドレス生成回路９によって生成
されたアドレスは該分岐命令の分岐先アドレスとして信
号線２０９を通し、命令アドレス回路１１を経由して前
述の命令アドレスレジスタ５に導かれ、命令フェッチの
為のアドレスを供給する。

上記のオペランドアドレスレジスタ１０に導かれたオペ
ランドアドレスは、前記の命令アドレス変換回路７と同
様の機能を有するオペランドアドレス変換回路１２によ
ってオペランド専用キャッシュ６のアドレスに変換され
、該オペランド専用キャッシュ３から前記命令における
演算のオペランドがオペランドレジスタ１５に読出され
、この読出されたオペランドは演算実行部１４に供給さ
れる。

一方制御メモリ１５はマイクロプログラム制御に用いら
れるメモリであって、各命令の該制御メモリにおけるマ
イクロプログラム開始アドレスは次のようにして得られ
る。すなわち前述の命令レジスタ８で保持される命令語
のオペランドコード部を信号線２０８を通してマイクロ
プログラム開始アドレス生成回路１６に導き、ここで命
令レジスタ８に保持される命令に対応するマイクロプロ
グラム開始アドレスが生成されそして開始アドレスレジ
スタ１７に保持される。

」１記のようにして得られたマイクロプログラム開始ア
ドレスは制御メモリアドレス切替回路１８を経由して前
記命令の開始マイクロコマンドを制御メモリ１５から制
御レジスタ１９に読出し、この開始マイクロコマンドが
前記オペランドに対して演算実行部１４の制御を行う。

更に制御レジスタ１９の一部はシーケンス制御を行う為
の次アドレスを保持しており、このアドレス部を制御メ
モリアドレス切替回路１８を通して次マイクロコマンド
が読出され、演算実行部１４の次ステージの制御が行わ
れる。

第２図は第１図で示される実施例において命令の処理を
行う場合のタイムチャートを示したものである。すなわ
ち第２図において、横軸は時刻をあられし、■は命令バ
ッファ６を読出すステージ、Ａはアドレスの生成及びマ
イクロプログラム開始アドレスを生成するステージ、Ｂ
はオペランド専用キャッシュ３からオペランドを読出す
と同時に制御メモリ１５から開始マイクロコマンドを読
出ずステージである。そしてＥＩ、Ｅ２．Ｅ３およびＥ
４は制御メモリ１５から読出されるマイクロコマンドに
従って演算実行部１４において演算が実行されるステー
ジである。

この演算による結果は命令に従って演算実行部１４内の
レジスタに格納されるか、又は信号線１１４を通して主
記憶装置１及びオペランド専脂キャッシュ６にストアさ
れる。

さて、前記演算実行ステージの最初のステージであるＥ
１ステージでは、実行しようとする命令自身の有効性を
チェックするステージであることが多い。例えば、第１
図の命令レジスタ８から信号線３０８を通して命令語を
演算実行部１４に取込んでその命令語の命令形式チェッ
クを行い、所定の命令形式に合致しなければ例外として
報告する事等である。

上記のようなタイプの例外チェックは、一度正常にチェ
ックされたならばその命令の再度の実行において前記の
ような同一例外チェックの必要はない。そこで前記例外
チェックが演算実ｊｊ部１４において正常にチェックさ
れたならば。

信号線２１４を通して正常チェックソリツブフロップ２
０を°゛１″にセットし、これを信号線１２０を通して
チェック済み情報記憶回路２１に導く。

一方演算実行中の命令の命令アドレスは命令アドレス生
成回路２２によって生成され、命令カウンタ２３に保持
される。そして前記の正常チェック信号２１４が発せら
れるとき、命令カウンタ２６の値は命令アドレス切替回
路１１を経由して命令アドレスレジスタ５に前記チェッ
ク済み情報記憶回路２１のライトアドレスとして保持さ
れ、命令専用キャッシュ２上の該命令に対応する前記チ
ェック済み情報記憶回路２１に前記正常チェック信号１
２０を格納する。

以」二のようにして命令の実行の都度行う必要のない例
外チェックが一度正常にチェックされそしてＭｉＪ記チ
ェック済み情報記憶回路２１に登録されたならば、再び
該命令を実行するとき前記例外チェックを省略して実行
させるために次のようにする。すなわち、命令パラノア
乙に対応してチェック籠み情報格納バッノァ２４を用意
し、前記命令バラノア乙に格納される命令に対応するチ
ェック済み情報が保持される。そして次に前記命令バッ
ファ６から命令レジスタ８に命令が読出されると同時に
、前記チェック済み情報格納バッファ２４から該命令に
対応するチェック済み情報がチェック済みフリップフロ
ップ２５に読出される。

第３図は演算の実行を制御するためのマイクロプログラ
ムの構成の一例を示した図である。

前記のチェック済みフリップフロップ２５が”１″を示
しているならば、信号線１２５によりマイクロプログラ
ム開始アドレス生成回路１６を第６図における開始（＋
）のＥ、アドレスからではなく開始（ＩＩ）のＥ２アド
レスに生成するよう制御する。従ってＥｌの例外ヂエッ
クステージを省略してＥ２ステージから実行せしめるこ
とができる。

第４図は上記、のように第２図のタイムチャートで示さ
れる命令が、上記のような制御により例外の正常チェッ
クがチェック済み情報記憶回路２１に一度登録されれば
、該命令が命令専用キャッシュ２からクリアーされない
限り、２回目以降はＥ２ステージから実行される状態を
あられした図である。

第５図はチェック済み情報記憶回路２１におけるチェッ
ク済み情報の保持方法の一例を示した図であり、〔２〕
は命令Ａ、Ｂ、Ｃ！を有する命令専用キャッシュの内容
をあられし、　［２１：］は〔２〕の内容に対応して命
令Ｂおよび命令Ｃがチェック済み”１”で命令Ａが未チ
ェック゛０”であるチェック済み情報記憶回路をあられ
している。なお記号×は注意を払わなくてよいことを示
す。そして命令専用キャッシュ〔２〕の命令を読出すと
きは同時にチェック済み情報記憶回路〔２１〕における
対応ピッド１”または”０”を参照するようになってい
る。

第６図は、第５図におけると同じように、チェック済み
情報の保持方法の他の例をあられした図であり、命令専
用キャッシュ〔２〕のブロック内のＡ−Ｅの命令群がす
べてチェック済である場合を示している。このときチェ
ック済み情報記憶回路〔２１〕にはチェック済み命令群
の先頭の命令Ａのアドレスａと最後尾の命令Ｅのアドレ
スｅとを保持し、前記ａないしｅのアドレスの間の命令
が読出されたとき、前記のチェック済みフリップフロッ
プ〔第１図２５〕をセットし、該命令における例外チェ
ックがチェック済みであることを認識することができる
。

なお前述の実施例においてはマイクロプログラム制御装
置を例にして説明したが、この代りに一般的なハードウ
ェア制御装置においても同様の制御が可能である。

〔発明の効果〕

以上のようにして９本発明によるデータ処理装置におい
ては、命令の実行の都度チェックを行う必要のない例外
チェ、りの場合、ニ旦正常チェックした命令については
チェック済み情報を保持するようにしておき、命令を実
行しようとするときはその度毎にチェック済み情報が保
持されているかどうかをチェックし、保持されていれば
再度のチェックを行わず、保持されていなければ従来同
様例外チェックを行うように１、これにより全体として
例外チェックを行うオーバベットを減少させ、性能向上
に寄与させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の装置で例外チェックを行う場合の命令の
タイムチャートをあられした図、第６図は第１図の実施
例において演算の実行を制御するためのマイクロプログ
ラムの構成を示すフローチャートをあられした図、第４
図は命令専用キャッシュからの命令の読出しが該命令に
ついての２回目以降の命令のタイムチャートをあられし
た図、第５図及び第６図はチェック済み情報記憶回路に
おけるチェック済み情報の保持方法の２つの例を示す図
である。 記号の説明： １は主記憶装置、２は命令専用キャッシュ。 ６はオペランド専用キャッシュ、４は先取り命令アドレ
ス生成回路、５は命令アドレスレジスタ、６は命令バッ
ファ、７は命令アドレス変換回路、８は命令レジスタ、
９はアドレス生成回路、１０はオペランドアドレスレジ
スタ、１１は命令アドレス切換回路、１２はオペランド
アドレス変換回路、１６はオペランドレジスタ。 １４は演算実行部、１５鯰制御メモリ、１６はマイクロ
プログラム開始アドレス生成回路。 １７は開始アドレスレジスタ、１８は制御メモリアドレ
ス切替回路、１９は制御レジスタ。 ２０は正常チェックフリップフロップ、２１はチェック
済み情報記憶回路、２２は命令アドレス生成回路、２３
は命令カウンタ、２４はチェック済み情報格納バッファ
、２５はチェック済みフリップフロップをそれぞれあら
れしている。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置内のデータの写しを保持するキャッシュ
   メモリを有し例外を発生し得る命令を実行するデータ処
   理装置において、前記キャッシュメモリ内に保持される
   命令の例外が前記命令の実行により正常にチェックされ
   たことを示すチェック済み情報を記憶する記憶回路と、
   前記命令を前記キャッシュメモリから読み出して再び実
   行しようとするとき、前記記憶回路から前記チェック済
   み情報を参照することにより再びチェックする必要のな
   い例外チェックを省略して前記実行に付す手段とを設け
   たことを特徴とするデータ処理装置。 以下余日