JPH0259829A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、外部メモリと命令実行回路との間に高速緩衝
記憶回路（キャッシュメモリ）を設けたマイクロコンビ
ネータに関し、特に命令実行を中断させる手段を設けた
マイクロコンピュータに関する。

［従来の技術］ 従来よりメモリアクセス速度の向上を図るため、マイク
ロコンピュータの内部に高速のキャッシュメモリを設け
ることが行なわれている。この種のマイクロコンピュー
タでは、外部メモリの現在実行中のアドレス付近の命令
コード群か一旦キャッシュメモリに格納され、命令コー
ドのフェッチ及び実行はこのキャッシュメモリに対して
行なわれる。即ち、キャッシュメモリを内蔵した従来の
マイクロコンピュータでは、マイクロコンピュータの内
部において、実行回路が直接キャッシュメモリ内の命令
コードをフェッチ及び実行し、かつ現在どの命令コード
が実行されようとしているかという情報はマイクロコン
ピュータの外部に出力されなかった。

［発明が解決しようとする課題］ このように、キャッシュメモリを内蔵した従来のマイク
ロコンピュータでは、命令コードの実行がマイクロコン
ピュータ内部のキャッシュメモリと実行回路との間で行
なわれるため、外部からは、キャッシュメモリ内のどの
命令コードが現在実行されているかを知ることができな
かった。従って、例えば、プログラム開発時やデバッグ
時において、マイクロコンピュータに対し、特定の命令
コードの実行時点で以降の実行を中断させることができ
ず、マイクロコンピュータ開発支援装置を用いた効率的
なプログラム開発ができないという欠点があった。

本発明はかかる問題点に鑑みてなされたものであって、
キャッシュメモリを内蔵したマイクロコンピュータにお
いて、任意の命令コードの実行時点で以降の実行を中断
させることを可能とし、もってその開発を効率良く行な
うことを可能にするマイクロコンピュータを提供するこ
とを目的とする。

［課題を解決するための手段］ 本発明に係るマイクロコンピュータは、命令コードと共
に、この命令コードと対応させてその命令コードの実行
時点以降の実行を中断させるか否かの中断情報を、外部
からの設定によって記憶するキャッシュメモリと、この
キャッシュメモリ又は外部メモリのアドレスを指定する
アドレス管理回路と、この回路で指定されたアドレスか
ら命令コードと中断情報とをフェッチする命令コードフ
ェッチ回路と、この回路でフェッチされた命令コードを
実行しフェッチされた中断情報に基づいて命令の実行を
中断する命令実行回路とを具備している。

［作用］ 本発明によれば、キャッシュメモリには命令コードだけ
でなく、この命令コードの実行後、命令の実行を中断さ
せるかどうかの中断情報も、上記命令コードと対応づけ
て記憶される。そして、上記中断情報に基づいて命令実
行回路が命令を実行・中断する。従って、本発明によれ
ば、外部からキャッシュメモリに対して特定の命令コー
ドと対応づけて命令実行の中断を指定する中断情報を書
込むことにより、上記命令コードの実行時点で命令の実
行を中断させることができる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の実施例に係るマイクロコンピュータの
構成を示すブロック図である。図示しない外部メモリか
ら読出された命令コードは外部データバス１０１を介し
てマイクロコンピュータの内部に取り込まれ、上記命令
コードの実行終了後に実行を中断させるかどうかを示す
１ビツトの中断情報は外部中断情報線１０２を介して内
部に取込まれる。取込まれた命令コードと中断情報は外
部バス制御回路１０３の制御の下に内部データバス１０
４及び内部中断情報線１０５を介してキャッシュメモリ
１０６及び命令コードフェッチ回路１０７に与えられる
。キャッシュメモリ１０６は、通常の命令コード１０８
の他に、この命令コード１０８に対応した中断情報１０
９を記憶する高速メモリで、アドレス管理回路１１０か
ら内部アドレスバス１１１を介して与えられるアドレス
に従って命令コード１０８と中断情報１０９とを読出す
。

命令コードフェッチ回路１０７．は、読出された命令コ
ードと中断情報とをブリフェッチし、所定のパイプライ
ン動作に従って上記命令コードと中断情報とを内部デー
タバス１１４及び内部中断情報線１１５を介して実行回
路１１６に出力する。

実行回路１１６は、入力された命令コードを解釈し実行
する。また、この実行回路１１６には、命令コード中断
回路１１７が備えられている。この命令コード中断回路
１１７は命令コードに伴って内部中断情報線１１５を介
して入力された中断情報を解釈し、該情報が中断を指示
しているとき（「１」のとき）には当該命令コードの実
行終了後に実行回路１１６の実行を中断させる。一方、
中断情報が中断を指示していないとき（「０」のとき）
には何も制御を行なわない。

実行回路１１６から出力される実行後のアドレスは、内
部アドレスバス１１８を介してアドレス管理回路１１０
に与えられてる。アドレス管理回路１１０は、実行回路
１１６から与えられたアドレスがキャッシュメモリ１０
６に登録されている場合には内部アドレスバス１１１を
介してキャッシュメモリ１０６をアクセスし、登録され
ていない場合には外部アドレスバス１１９を介して図示
しない外部メモリをアクセスする。

このように構成された本実施例のマイクロコンピュータ
によれば、キャッシュメモリ１０６に格納された命令コ
ード１０８のうち、対応する中断情報１０９が「１」で
ある命令コード１０８が実行回路１１６で実行された後
にマイクロコンピュータの実行は中断される。

第２図は以上のように構成されたマイクロコンピュータ
を用いて構成されたシステムの一例を示す図である。マ
イクロコンピュータ２０１からアドレスバス２０２を介
して出力されるアドレスはメモリ２０３とアドレス比較
回路２０４の一方の入力とに与えられる。アドレス比較
回路２０４の他方の入力には中断アドレス設定回路２０
５に設定された中断アドレスが中断アドレスバス２０６
を介して与えられる。この中断アドレスは、以後の動作
を中断させる命令コードが格納されているメモリ２０３
のアドレスであり、予めユーザによって指定可能な情報
である。

アドレス比較回路２０４は、マイクロコンピュータ２０
１により指定されたアドレスと予め設定しておいた上記
中断アドレスとを逐次比較し、両者が一致したときに中
断情報として「１」を出力し、それ以外は「０」を出力
する。マイクロコンピュータ２０１は、メモリ２０３へ
のアドレス指定によって読出される命令コードと上記ア
ドレス比較回路２０４からの中断情報とを、データバス
２０７及び中断情報線２０８を夫々介して内部に取込む
。

このように構成することにより、中断アドレス設定回路
２０５に中断しようとするアドレスを設定しておくだけ
で、マイクロコンピュータ２０１内のキャッシュメモリ
に中断情報が自動的に書込よれるので、希望する任意の
アドレスにおいてマイクロコンピュータ２０１の実行を
中断させることができる。

なお、以上の中断情報の書込み方法は一例であり、本発
明はこれに限定されるものではない。例えばアドレスの
比較ではなく、メモリから読出された命令コードの比較
により中断情報を書込むようにすれば、所望の命令コー
ドが実行された後にマイクロコンピュータを中断させる
ようにすることも可能である。

［発明の効果１ 以上説明したように本発明は、マイクロコンピュータの
外部から判断が不可能なマイクロコンピュータの内部の
キャッシュメモリに対して中断情報を書込むことにより
、リアルタイムで任意の命令コード実行時点でその実行
を中断でき、プログラムの開発を効率良く行なえるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るマイクロコンピュータ内
部ブロック図、第２図は同マイクロコンピュータを用い
たシステムのブロック図である。

Claims (1)

【特許請求の範囲】
1. （１）外部メモリから読出された命令コードを記憶する
   と共に前記命令コードの実行時点で以後の実行を中断さ
   せるか否かを示す中断情報を前記命令コードと対応させ
   て記憶するキャッシュメモリと、命令コードの実行結果
   に従つて前記キャッシュメモリ若しくは外部メモリのア
   ドレスを指定するアドレス管理回路と、この回路で指定
   されたアドレスから前記命令コードと前記中断情報とを
   フェッチする命令コードフェッチ回路と、この回路でフ
   ェッチされた命令コードを実行しフェッチされた中断情
   報が実行の中断を示している場合に実行を中断する実行
   回路とを具備したことを特徴とするマイクロコンピュー
   タ。