JPH04167146A - 情報処理装置のアドレストレース方式 - Google Patents
情報処理装置のアドレストレース方式Info
- Publication number
- JPH04167146A JPH04167146A JP2296051A JP29605190A JPH04167146A JP H04167146 A JPH04167146 A JP H04167146A JP 2296051 A JP2296051 A JP 2296051A JP 29605190 A JP29605190 A JP 29605190A JP H04167146 A JPH04167146 A JP H04167146A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- address
- address trace
- branch instruction
- trace memory
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 4
- 238000003745 diagnosis Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のアドレストレース方式に関し、
特に保守−診断用に用いる情報処理装置のアドレストレ
ース方式に関する。
特に保守−診断用に用いる情報処理装置のアドレストレ
ース方式に関する。
第２図は、従来の情報処理装置のアドレストレース方式
のブロック図である。
のブロック図である。
第２図において、内部バス８を介して、アドレストレー
スメモリ２、プログラムカウンタ３、ＣＰＵ制御回路４
、命令レジスタ５、主記憶部６が相互に接続され、命令
レジスタ５はＣＰＵ制御回路４に接続されている。
スメモリ２、プログラムカウンタ３、ＣＰＵ制御回路４
、命令レジスタ５、主記憶部６が相互に接続され、命令
レジスタ５はＣＰＵ制御回路４に接続されている。
情報処理装置は、プログラムカウンタ３によって指定さ
れたアドレスのマイクロ命令を主記憶部６から読み出し
、命令レジスタ５にフェッチした後、ＣＰＵ制御回路４
にマイクロ命令を引き渡し、ＣＰＵ制御回路４によって
マイクロ命令が実行される。このとき、マイクロ命令が
実行される度に更新されるプログラムカウンタ３の値を
、逐次アドレストレースメモリ２に格納していく。そし
て、アドレストレースメモリ２のアドレスの上限までト
レースが行われたら、アドレス値は下限にもどされ、再
度上書きしてトレースしてい（方法をとっている。
れたアドレスのマイクロ命令を主記憶部６から読み出し
、命令レジスタ５にフェッチした後、ＣＰＵ制御回路４
にマイクロ命令を引き渡し、ＣＰＵ制御回路４によって
マイクロ命令が実行される。このとき、マイクロ命令が
実行される度に更新されるプログラムカウンタ３の値を
、逐次アドレストレースメモリ２に格納していく。そし
て、アドレストレースメモリ２のアドレスの上限までト
レースが行われたら、アドレス値は下限にもどされ、再
度上書きしてトレースしてい（方法をとっている。
上述した従来の情報処理装置のアドレストレース方式は
、実行したすべてのアドレスをトレースしていたため、
アドレストレースを行う記憶部としては大きな容量の記
憶部を用意しなければならないという問題点がある。
、実行したすべてのアドレスをトレースしていたため、
アドレストレースを行う記憶部としては大きな容量の記
憶部を用意しなければならないという問題点がある。
本発明の目的は、アドレストレースを行う記憶部の容量
を節約することができる情報処理装置のアドレストレー
ス方式を提供することにある。
を節約することができる情報処理装置のアドレストレー
ス方式を提供することにある。
本発明の情報処理装置のアドレストレース方式は、主記
憶部に格納されたマイクロ命令が実行されたとき、前記
マイクロ命令のアドレスをアドレストレースメモリに履
歴として残す情報処理装置のアドレストレース方式にお
いて、 前記マイクロ命令が実行されたとき、前記マイクロ命令
の中の分岐命令としてのマイクロ命令と、前記分岐命令
としてのマイクロ命令の次に実行された、マイクロ命令
とのアドレスだけを選択的に前記アドレストレースメモ
リに履歴として格納するアドレストレースメモリ制御手
段を備えている。
憶部に格納されたマイクロ命令が実行されたとき、前記
マイクロ命令のアドレスをアドレストレースメモリに履
歴として残す情報処理装置のアドレストレース方式にお
いて、 前記マイクロ命令が実行されたとき、前記マイクロ命令
の中の分岐命令としてのマイクロ命令と、前記分岐命令
としてのマイクロ命令の次に実行された、マイクロ命令
とのアドレスだけを選択的に前記アドレストレースメモ
リに履歴として格納するアドレストレースメモリ制御手
段を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す情報処理装置のアドレストレース方式は、
マイクロ命令を格納する主記憶部６、マイクロ命令を実
行するＣＰＵ制御回路４、マイクロ命令が実行される度
に更新されるプログラムカウンタ３、プログラムカウン
タ３により指定されたアドレスによって主記憶部６から
読み出されたマイクロ命令を格納する命令レジスタ５、
プログラムカウンタの値が逐次格納されるアドレストレ
ースメモリ２、分岐命令であるマイクロ命令が実行され
たときに、分岐命令であるマイクロ命令を格納している
アドレスと、分岐命令であるマイクロ命令の次に実行さ
れたマイクロ命令が格納されているアドレスとを選択的
にアドレストレースメモリ２に格納するように、ＣＰＵ
制御回路を制御するアドレストレースメモリ制御手段１
から構成されている。
マイクロ命令を格納する主記憶部６、マイクロ命令を実
行するＣＰＵ制御回路４、マイクロ命令が実行される度
に更新されるプログラムカウンタ３、プログラムカウン
タ３により指定されたアドレスによって主記憶部６から
読み出されたマイクロ命令を格納する命令レジスタ５、
プログラムカウンタの値が逐次格納されるアドレストレ
ースメモリ２、分岐命令であるマイクロ命令が実行され
たときに、分岐命令であるマイクロ命令を格納している
アドレスと、分岐命令であるマイクロ命令の次に実行さ
れたマイクロ命令が格納されているアドレスとを選択的
にアドレストレースメモリ２に格納するように、ＣＰＵ
制御回路を制御するアドレストレースメモリ制御手段１
から構成されている。
次に、動作を説明する。
マイクロ命令が分岐命令の場合について説明する。
第１図において、プログラムカウンタ３のアドレスに従
って、主記憶部６から内部バス８を介してマイクロ命令
が命令レジスタ５に読み出される。命令レジスタ５の値
は、ＣＰＵ制御回路４に引き渡され、マイクロ命令が実
行される。また、命令レジスタ５の値は、アドレストレ
ースメモリ制御手段１にも引き渡されるが、アドレスト
レースメモリ制御手段１は、マイクロ命令の内容が分岐
命令であると判断すると、ＣＰＵ制御回路４にアドレス
トレースメモリ２への書き込み指示を行う。ＣＰＵ制御
回路４は、プログラムカウンタ３の値をアドレストレー
スメモリ２に書き込み、アドレストレースメモリ２の書
き込みアドレスを「１」だけ増加させる。そして、アド
レストレースメモリ制御手段１は、マイクロ命令が分岐
命令であることを記憶する。
って、主記憶部６から内部バス８を介してマイクロ命令
が命令レジスタ５に読み出される。命令レジスタ５の値
は、ＣＰＵ制御回路４に引き渡され、マイクロ命令が実
行される。また、命令レジスタ５の値は、アドレストレ
ースメモリ制御手段１にも引き渡されるが、アドレスト
レースメモリ制御手段１は、マイクロ命令の内容が分岐
命令であると判断すると、ＣＰＵ制御回路４にアドレス
トレースメモリ２への書き込み指示を行う。ＣＰＵ制御
回路４は、プログラムカウンタ３の値をアドレストレー
スメモリ２に書き込み、アドレストレースメモリ２の書
き込みアドレスを「１」だけ増加させる。そして、アド
レストレースメモリ制御手段１は、マイクロ命令が分岐
命令であることを記憶する。
次に、実行されるマイクロ命令も再び分岐命令の場合、
上記と同じように動作する。
上記と同じように動作する。
そして、次に実行されるマイクロ命令が分岐命令以外の
マイクロ命令の場合、命令レジスタ５からマイクロ命令
を受は取ったアドレストレースメモリ制御手段１は、受
は取ったマイクロ命令が分岐命令以外のマイクロ命令で
あり、前回のマイクロ命令が分岐命令であることを判断
して、このときもＣＰＵ制御回路４にアドレストレース
メモリ２への書き込み指示を行う。また、同時にアドレ
ストレースメモリ制御手段１は、分岐命令でないことを
記憶する。
マイクロ命令の場合、命令レジスタ５からマイクロ命令
を受は取ったアドレストレースメモリ制御手段１は、受
は取ったマイクロ命令が分岐命令以外のマイクロ命令で
あり、前回のマイクロ命令が分岐命令であることを判断
して、このときもＣＰＵ制御回路４にアドレストレース
メモリ２への書き込み指示を行う。また、同時にアドレ
ストレースメモリ制御手段１は、分岐命令でないことを
記憶する。
さらに、その次に実行されるマイクロ命令が分岐命令以
外の場合には、命令レジスタ５からマイクロ命令を受は
取ったアドレストレースメモリ制御手段１は、受は取っ
たマイクロ命令が分岐命令以外のマイクロ命令であり、
前回のマイクロ命令が分岐命令以外のマイクロ命令であ
ることを判断して、このときはＣＰＵ制御回路４にはア
ドレストレースメモリ２への書き込み指示を行わない。
外の場合には、命令レジスタ５からマイクロ命令を受は
取ったアドレストレースメモリ制御手段１は、受は取っ
たマイクロ命令が分岐命令以外のマイクロ命令であり、
前回のマイクロ命令が分岐命令以外のマイクロ命令であ
ることを判断して、このときはＣＰＵ制御回路４にはア
ドレストレースメモリ２への書き込み指示を行わない。
このように、分岐命令とその次のマイクロ命令のアドレ
スだけをトレースすることにより、アドレストレースを
行う記憶部の容量を節約することができる。
スだけをトレースすることにより、アドレストレースを
行う記憶部の容量を節約することができる。
なお、アドレストレースメモリ２のアドレスの上限まで
トレースが行われたら、アドレス値は下限にもどされ、
再度上書きしてトレースしていくように動作するのは、
従来と同様である。
トレースが行われたら、アドレス値は下限にもどされ、
再度上書きしてトレースしていくように動作するのは、
従来と同様である。
以上説明したように、本発明は、分岐命令とその次のマ
イクロ命令のアドレスだけをトレースすることにより、
アドレストレースを行う記憶部の容量を節約できるとい
う効果を有する。
イクロ命令のアドレスだけをトレースすることにより、
アドレストレースを行う記憶部の容量を節約できるとい
う効果を有する。
第１図は本発明の一実施例のブロック図、第２図は従来
の情報処理装置のアドレストレース方式のブロック図で
ある。 １・・・・・・アドレストレースメモリ制御手段、２・
・・・・・アドレストレースメモリ、３・・・・・・プ
ログラムカウンタ、４・・・・・・ＣＰＵ制御回路、５
・・・・・・命令レジスタ、６・・・・・・主記憶部、
８・・・・・・内部バス。 代理人 弁理士 内 原 晋 ）Ｐ７／ 団 」Ｚ四
の情報処理装置のアドレストレース方式のブロック図で
ある。 １・・・・・・アドレストレースメモリ制御手段、２・
・・・・・アドレストレースメモリ、３・・・・・・プ
ログラムカウンタ、４・・・・・・ＣＰＵ制御回路、５
・・・・・・命令レジスタ、６・・・・・・主記憶部、
８・・・・・・内部バス。 代理人 弁理士 内 原 晋 ）Ｐ７／ 団 」Ｚ四
Claims (1)
- 【特許請求の範囲】 １、主記憶部に格納されたマイクロ命令が実行されたと
き、前記マイクロ命令のアドレスをアドレストレースメ
モリに履歴として残す情報処理装置のアドレストレース
方式において、 前記マイクロ命令が実行されたとき、前記マイクロ命令
の中の分岐命令としてのマイクロ命令と、前記分岐命令
としてのマイクロ命令の次に実行された、マイクロ命令
とのアドレスだけを選択的に前記アドレストレースメモ
リに履歴として格納するアドレストレースメモリ制御手
段を備えたことを特徴とする情報処理装置のアドレスト
レース方式。 ２、マイクロ命令を格納する主記憶部と、 前記マイクロ命令を実行するＣＰＵ制御手段と、 前記マイクロ命令が実行される度に更新されるプログラ
ムカウンタと、 プログラムカウンタにより指定されたアドレスによって
前記主記憶部から読み出されたマイクロ命令を格納する
命令レジスタと、 前記プログラムカウンタの値が逐次格納されるアドレス
トレースメモリとを備え、 前記ＣＰＵ制御手段が、前記主記憶部から前記命令レジ
スタに読み出されたマイクロ命令を実行し、かつ前記マ
イクロ命令を実行する度に更新されるプログラムカウン
タの値をアドレストレースメモリに格納してアドレスト
レースを行う情報処理装置のアドレストレース方式にお
いて、 前記マイクロ命令が実行されたとき、前記マイクロ命令
の中の分岐命令としてのマイクロ命令と、前記分岐命令
としてのマイクロ命令の次に実行された、マイクロ命令
とのアドレスだけを選択的にアドレストレースメモリに
格納するように、前記ＣＰＵ制御手段を制御するアドレ
ストレースメモリ制御手段を備えたことを特徴とする情
報処理装置のアドレストレース方式。 ３、請求項２記載の情報処理装置のアドレストレース方
式において、前記アドレストレースメモリ制御手段は、
分岐命令である前記マイクロ命令が実行されたときに、
前記分岐命令であるマイクロ命令を格納しているアドレ
スと、前記分岐命令であるマイクロ命令の次に実行され
たマイクロ命令が格納されているアドレスとを選択的に
アドレストレースメモリに格納するように、前記ＣＰＵ
制御手段を制御し、かつ前記アドレストレースメモリに
アドレスを格納されたマイクロ命令が分岐命令であるか
否かの区別を記憶することを特徴とする情報処理装置の
アドレストレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296051A JPH04167146A (ja) | 1990-10-31 | 1990-10-31 | 情報処理装置のアドレストレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296051A JPH04167146A (ja) | 1990-10-31 | 1990-10-31 | 情報処理装置のアドレストレース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167146A true JPH04167146A (ja) | 1992-06-15 |
Family
ID=17828468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296051A Pending JPH04167146A (ja) | 1990-10-31 | 1990-10-31 | 情報処理装置のアドレストレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200349A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | アドレストレース方式 |
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
-
1990
- 1990-10-31 JP JP2296051A patent/JPH04167146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| JPH07200349A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | アドレストレース方式 |
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