JPH07200349A - アドレストレース方式 - Google Patents

Abstract

(57)【要約】 【目的】命令実行したアドレスの履歴を、少量のトレー
スデータにより解析できるアドレストレース方式を提供
する。 【構成】中央処理装置１００内に、実行制御手段１１０
と、分岐命令検出手段１２０と、トレースモード保持手
段１３０と、トレース指令手段１４０と、アドレス出力
手段１５０と、出力アドレス選択手段１６０とを含む。
また、中央処理装置１００の外側に、トレース記憶手段
２００と、拡張記憶手段２１０と、外部回路３００を有
する。中央処理装置１００で分岐命令を実行した直後の
命令アドレスのみを、トレース記憶手段２００に格納す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の実行アド
レス履歴を採取するためのアドレストレース装置に関す
る。

【０００２】

【従来の技術】第１の従来のアドレストレース装置は、
実行する命令のアドレスをすべてトレース情報として記
憶するものであった。そのため逐次的に実行している命
令のアドレスもトレース情報に含まれるので大量の記憶
回路を必要とするという問題があった。

【０００３】これを改良する技術として、マイクロプロ
グラム制御に関しては以下に述べる第２、第３の装置が
あった。

【０００４】第２の従来のアドレストレース装置は、実
行するすべての命令について分岐命令か否かを保持して
おくことにより、実行過程を再現するものである。例え
ば、特開昭５９−１９４２４５号公報には、実行するす
べての命令に対して、分岐命令か否かを示すビットと、
トレース停止位置を示すビットの２ビットをトレース情
報として記憶し、トレース停止ビットとそのアドレスか
ら分岐命令か否かを示すビットを参照しながら逆方向に
プログラムをたどることにより実行過程を知る装置が記
載されている。１命令につき２ビットのみの記憶回路し
か必要としないので第１の従来の方式より少量の記憶回
路で済む。しかし、この方式では原理的に同一アドレス
への複数の分岐命令がある場合は、分岐元の位置が判別
できないという問題点がある。マイクロプログラムでは
複数の分岐命令が同一分岐先アドレスをもたないよう制
限をできるかも知れないが、通常のコンピュータプログ
ラムにおいてこの制限を行うことは、例えば別々の場所
からのサブルーチン呼出しができないという問題があ
る。

【０００５】第３の従来のアドレストレース装置は、命
令の実行が原則として逐次的な順序で進行することを利
用して、分岐が発生したときのみ分岐アドレスと分岐先
アドレスとを対にして記憶するものである。例えば、特
開昭６０−１８９５３７号公報には、実行している命令
のアドレスを格納するアドレス格納手段と、その出力を
指示されたように変換するアドレス変換手段と、アドレ
ス格納手段の出力と一つ前のアドレスの変換後アドレス
とを比較しその結果を出力するアドレス比較手段と、ア
ドレス比較手段の結果に従いアドレス変換手段の変換前
アドレスとアドレス格納手段のアドレスとを記憶するア
ドレス記憶手段とを備えて実現した装置が記載されてい
る。アドレス変換手段に変換前アドレスに１を加算する
指示を与え、アドレス比較手段に不一致の時にアドレス
記憶を行う指示を与えれば、アドレス記憶手段に分岐が
起った場合に限り分岐元アドレスと分岐先アドレスの２
つのアドレスを組にして記憶させることができ、冗長な
トレース情報は記憶させず少量の記憶手段でアドレスト
レースを行うことができる。

【０００６】

【発明が解決しようとする課題】第１の従来のアドレス
トレース方式では、逐次的に実行している命令のアドレ
スもトレース情報に含まれるので冗長なトレース情報の
ために大量の記憶回路を必要とするという問題点があっ
た。

【０００７】第２の従来のアドレストレース方式では、
同一アドレスの複数の分岐命令がある場合は分岐元の位
置が判別できないという問題点があった。

【０００８】第３の従来のアドレストレース方式では、
１回の分岐について分岐元アドレスと分岐先アドレスの
２つのアドレスを格納するための記憶回路が必要であっ
た。また、アドレス記憶手段の容量を大きくするため
に、アドレス記憶手段のみを別のブロック、例えばボー
ドやチップ、に配置しようとすると、接続に必要な信号
線はアドレスビット数の２倍に増加してしまうという問
題点があった。

【０００９】

【課題を解決するための手段】上述した問題点を解決す
るため、本願発明のアドレストレース方式では、プログ
ラムを実行するための実行制御手段と、この実行制御手
段が実行しているプログラムの履歴を採るか否かを示す
トレースモードを保持するためのトレースモード保持手
段と、前記実行制御手段が分岐命令を実行しているか否
かを検出するための分岐検出手段と、前記トレースモー
ド保持手段および前記分岐検出手段からの指示に従いト
レース動作を指示するためのトレース指令手段と、この
トレース指令手段の制御に従い分岐命令の次に実行する
命令のアドレスを出力するアドレス出力手段と、このア
ドレス出力手段からのアドレスをトレースアドレスとし
て格納するトレース記憶手段とを有している。

【００１０】また、前記トレース指令手段の制御に従い
前記実行制御手段が外部回路をアクセスするときの目的
アドレスまたは前記アドレス出力手段からのトレースア
ドレスのいずれか一方を選んで出力する出力アドレス選
択手段と、このアドレス出力手段からのアドレスがトレ
ースアドレスであればこれを格納するトレース記憶手段
とを有するする。

【００１１】また、前記トレース記憶手段に接続された
拡張記憶手段を備え、前記トレース記憶手段に記憶され
たトレース情報が一定量に達した場合、その領域のトレ
ース情報を前記拡張記憶手段に転送し、該領域を再使用
する。

【００１２】

【実施例】次に本願発明のアドレストレース方式の第１
の実施例について図面を参照して詳細に説明する。

【００１３】図１を参照すると、本願発明の第１の実施
例であるアドレストレース方式は、実行制御手段１１０
と、分岐命令検出手段１２０と、トレースモード保持手
段１３０と、トレース指令手段１４０と、アドレス出力
手段１５０と、トレース記憶手段２００とを含んでい
る。

【００１４】実行制御手段１１０はプログラムを実行
し、現在実行中の命令コードを信号線１１２に、命令ア
ドレスを信号線１１５にそれぞれ出力する。

【００１５】分岐検出手段１２０は信号線１１２から送
られてくる命令コードが分岐命令か否かを検出し、その
結果を信号線１２４に出力する。

【００１６】トレースモード保持手段１３０は信号線１
３３からの制御信号に従い、現在実行中のプログラムを
トレースするか否かのトレースモードを保持し、信号線
１３４に出力する。

【００１７】トレース指令手段１４０は信号線１２４と
信号線１３４とからの信号を受け、信号線１２４が分岐
命令の検出を示し、かつ、信号線１３４がトレースモー
ドである指示を出しているならばトレース動作を指示す
る制御信号を適切なタイミングで信号線１４５と信号線
１４２に出力する。

【００１８】アドレス出力手段１５０は信号線１４５か
らのトレース動作の指示に従い信号線１１５から送られ
てくる命令アドレスを格納し、格納した内容を信号線１
５２に出力する。

【００１９】トレース指令手段１４０は分岐命令が終了
した次のクロックでトレース動作の指示を信号線１４５
に出力するので、信号線１１５のアドレスは分岐命令を
実行した次の命令のアドレスを表わす。

【００２０】トレース記憶手段２００は信号線１４２か
らのトレース動作の指示に従い、１５２に出力されてい
るアドレスを順次記憶していく。

【００２１】トレース指令手段１４０は、アドレス出力
手段１５０が格納アドレスを１５２に出力した時点でト
レース動作の指示を１４２に出力するのでトレース記憶
手段２００に記憶されるアドレスは分岐命令を実行した
次の命令のアドレスであり、これがトレースアドレスに
なる。

【００２２】次に本発明のアドレストレース方式の上記
第１の実施例の動作について図面を参照して詳細に説明
する。

【００２３】図２を参照すると、実行対象となるプログ
ラムは、１語単位で１つの命令に対してアドレスが付さ
れている。また、命令の内容が空白のアドレスは分岐命
令でも外部アクセス命令でもない命令を格納していると
する。

【００２４】また、プログラム内の条件分岐命令の条件
ＡおよびＢは図３のように変化すると仮定する。

【００２５】まず、あらかじめプログラムをトレースす
るモードにするために信号線１３３によってトレースモ
ード保持手段１３０をトレースを行うモードに設定して
おく。このトレースモード保持手段１３０の設定は、プ
ログラムの命令によって行ってもよいし、外部のサービ
スプロセッサなどによって行ってもよい。これにより、
信号線１３４はトレースモードである旨の指示を出力す
る。

【００２６】実行制御手段１１０が１００番地の命令を
実行すると、信号線１１２には１００番地の命令コード
が出力されるが、分岐命令ではないので分岐検出手段１
２０は信号線１２４には分岐の検出を指示せず他の手段
に状態の変化は起こらない。この命令が終了すると信号
線１１５に命令アドレス「１０１番地」が出力される。

【００２７】次に実行制御手段１１０は１０１番地の分
岐命令を実行する。このとき信号線１１２には分岐命令
のコードが出力され分岐検出手段１２０は分岐命令であ
る旨を検出し、信号線１２４に「分岐命令を検出した」
旨を示す。トレース指令手段１４０は信号線１２４と信
号線１３４の指示により、命令が終了した時点でトレー
ス動作を指示する準備状態になる。この命令が終了する
と分岐により命令アドレスは１０５番地となり信号線１
１５には「１０５番地」が出力され、トレース指令手段
１４０は信号線１４５にトレース動作の指示を出力す
る。

【００２８】アドレス出力手段１５０は信号線１４５の
トレース動作の指示に従い信号線１１５のアドレス「１
０５番地」を格納し、信号線１５２にアドレス「１０５
番地」を出力する。

【００２９】トレース記憶手段２００は信号線１４２の
指示に従い信号線１５２上のアドレス「１０５番地」を
トレースアドレスとして記憶する。

【００３０】次に、実行制御手段１１０は１０５番地の
命令を実行する。分岐命令ではないので分岐命令の検出
は行われず、命令が終了すると信号線１１５には命令ア
ドレスとして「１０６番地」が出力される。

【００３１】次に、実行制御手段１１０は１０６番地の
条件分岐命令を実行する。１０１番地の分岐命令の時と
同様に分岐検出手段１２０が分岐を検出し、トレース指
令手段１４０は準備状態になる。命令が終了すると命令
アドレスは「１０２番地」となり、アドレス出力手段１
５０はアドレス「１０２番地」を格納し、アドレス記憶
手段２００は「１０２番地」をトレースアドレスとして
追加記憶する。

【００３２】このようにして、分岐命令の次に実行され
た命令のアドレス、即ち分岐先のアドレスをトレースア
ドレスとして、トレース記憶手段２００に順次記憶して
いくことができる。

【００３３】図４を参照すると、図２のプログラムを時
刻１４まで実行した時の、時刻と、命令アドレス１１５
と、分岐命令１２４と、トレース指令１４５と、出力ア
ドレス１５２と、トレース記憶手段２００の状態の変化
を示している。但し、この図では１命令を１単位時間で
実行すると仮定している。

【００３４】特に指摘すべき点は、条件分岐命令で条件
が成立せず分岐をしない時でも次の命令のアドレスがト
レースアドレスとして記憶される事であり、図４の時刻
９、時刻１０の部分がこのことを示している。時刻１４
の時点でトレース記憶手段２００の各語にはそれぞれ
「１０５番地」，「１０２番地」，「１０７番地」，
「１０５番地」，「１０２番地」が記憶されている。こ
れは実行された全ての分岐命令の分岐先アドレスであ
る。この情報と共に、プログラムの実行が１００番地か
ら始まり１０１番地、１０６番地、１０８番地に分岐命
令があることを考え合わせれば、次のように実行された
ことが解析できる。すなわち、１００番地の次に１０１
番地が実行され、この１０１番地から１０５番地に分岐
し、次に１０６番地が実行され、この１０６番地から１
０２番地に分岐し、その後１０３番地、１０４番地、１
０５番地、１０６番地と実行される。そして、この１０
６番地の分岐命令では分岐が発生せず続いて１０７番
地、１０８番地を実行する。そして、この１０８番地か
ら１０５番地に分岐し、次の１０６番地から１０２番地
に分岐した旨が解析できる。

【００３５】上記第１の実施例で使用されたトレース記
憶手段２００の語数は５で、従来の第１の方法では時刻
と同じ１４語を必要とするため、記憶回路を約３６％に
少量化できたことになる。また従来の第３の方法では８
語を必要とするため、記憶回路を約63％に少量化できた
ことになる。また、従来の第２の方法では判別できなか
った複数の分岐元から同一アドレスへの分岐、すなわち
本例では１０１番地と１０８番地から１０５番地への分
岐、も容易に判別できる。

【００３６】次に本願発明のアドレストレース方式の第
２の実施例について図面を参照して詳細に説明する。

【００３７】図５を参照すると、本願発明の第２の実施
例のアドレストレース方式は、中央処理装置１００内
に、実行制御手段１１０と、分岐命令検出手段１２０
と、トレースモード保持手段１３０と、トレース指令手
段１４０と、アドレス出力手段１５０と、出力アドレス
選択手段１６０とを含んでいる。また、中央処理装置１
００の外側に、トレース記憶手段２００と、外部回路３
００を有している。この外部回路３００としては、例え
ば、記憶回路や周辺回路などを接続することができる。
ここで、実行制御手段１１０、分岐命令検出手段１２
０、トレースモード保持手段１３０、トレース指令手段
１４０、アドレス出力手段１５０、出力アドレス選択手
段１６０、およびトレース記憶手段２００は、第１の実
施例と同様の機能を有するものである。

【００３８】外部アドレス信号線４１０は中央処理装置
１００が任意の外部回路３００をアクセスする際に外部
アドレスを出力する。

【００３９】実行制御手段１１０が外部回路３００をア
クセスする際には、その目的アドレスは信号線１１６に
出力される。

【００４０】出力アドレス選択手段１６０は、信号線１
４５からのトレース動作の指示に従って、信号線１１６
に出力された目的アドレス、または、アドレス出力手段
１５０から信号線１５６に出力されたトレースアドレス
の一方を選択して、外部アドレス信号線４１０に出力す
る。信号線１４５がトレース動作を指示した時は信号線
１５６のトレースアドレスを、そうでない時は信号線１
１６上の目的アドレスを選択する。また、いずれを選択
して出力しているかを区別するための情報を、アドレス
識別信号線４２０に出力する。アドレス識別信号線４２
０はトレース記憶手段２００と外部回路３００に接続し
ている。

【００４１】トレース記憶手段２００は、外部アドレス
信号線４１０とアドレス識別信号線４２０とに接続して
いて、トレース識別信号線４２０がトレースアドレスを
指示している時、外部アドレス信号線４１０からトレー
スアドレスを受けとり順次記憶する。

【００４２】図６を参照すると、図２のプログラムを時
刻１６まで実行した時の時刻と、命令アドレス１１５
と、外部回路アドレス１１６と、分岐命令１２４と、ト
レース指令１４５と、トレースアドレス１５６と、外部
アドレス４１０と、アドレス識別信号４２０と、トレー
ス記憶手段２００の状態の変化を示している。但し、こ
の例では外部アクセス命令は外部回路３００からの応答
があるまで完了せず、また外部回路３００は外部アドレ
ス信号線４１０にアドレスが出力されてから１単位時間
内に応答を返し、他の命令は１命令を１単位時間で実行
すると仮定している。

【００４３】時刻３では、１０５番地の外部回路への書
込み命令と「１０５番地」のトレース出力とが同時に発
生してしまうため、トレース出力が優先して実行され、
外部回路への書込みは時刻４で実行されている。この事
象は、時刻１３でも発生している。一方、時刻９では、
トレース出力が発生しないため、外部回路への書込み命
令が待たされずに実行される。

【００４４】この第２の実施例によるアドレストレース
方式では、中央処理装置１００からトレース記憶手段２
００へトレースアドレスを出力する信号線を外部アドレ
ス信号線４１０と共有することにより、中央処理装置１
００の入出力信号線を削減することができるという利点
がある。

【００４５】次に本願発明のアドレストレース方式の第
３の実施例について図面を参照して詳細に説明する。

【００４６】図７を参照すると、本願発明の第３の実施
例のアドレストレース方式は、トレース記憶手段２００
に拡張記憶手段２１０が接続されている以外は、第２の
実施例と同様の構成を有している。

【００４７】拡張記憶手段２１０は、信号線２０１によ
ってトレース記憶手段２００と接続されている。トレー
ス記憶手段２００内のトレース情報が一定量に達した場
合には、その領域のトレース情報を拡張記憶手段２１０
に転送し、トレース記憶手段２００内の転送し終わった
領域を再使用することによって、より大量のトレース情
報を記憶することができるという効果がある。この第３
の実施例を実現するには、例えば、トレース記憶手段２
００を高速低容量のメモリ素子で構成して、拡張記憶手
段２１０を低速大容量のディスク装置で構成するなどの
組合せによる構成が考えられる。

【００４８】

【発明の効果】以上説明したように、本発明は実行され
た分岐命令の次のアドレスをトレースアドレスとしてト
レース記憶手段に記憶することにより、従来のアドレス
トレース方式より記憶回路を少量化できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明のアドレストレース方式の第１の実施例
を表すブロック図である。

【図２】本発明の動作を説明するために使用するプログ
ラムの一例を表す図である。

【図３】図２のプログラム実行時の条件分岐命令の条件
ＡおよびＢの状態の一例を表す図である。

【図４】本発明の第１の実施例において図２のプログラ
ムを実行した時の動作を表すタイミングチャートであ
る。

【図５】本発明のアドレストレース方式の第２の実施例
を表すブロック図である。

【図６】本発明の第２の実施例において図２のプログラ
ムを実行した時の動作を表すタイミングチャートであ
る。

【図７】本発明のアドレストレース方式の第３の実施例
を表すブロック図である。

【符号の説明】

１００ 中央処理装置 １１０ 実行制御手段 １２０ 分岐命令検出手段 １３０ トレースモード保持手段 １４０ トレース指令手段 １５０ アドレス出力手段 ２００ トレース記憶手段 ２１０ 拡張記憶手段 ３００ 外部回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プログラムを実行するための実行制御手
   段と、 この実行制御手段が実行しているプログラムの履歴を採
   るか否かを示すトレースモードを保持するためのトレー
   スモード保持手段と、 前記実行制御手段が分岐命令を実行しているか否かを検
   出するための分岐検出手段と、 前記トレースモード保持手段および前記分岐検出手段か
   らの指示に従いトレース動作を指示するためのトレース
   指令手段と、 このトレース指令手段の制御に従い分岐命令の次に実行
   する命令のアドレスを出力するアドレス出力手段と、 このアドレス出力手段からのアドレスをトレースアドレ
   スとして格納するトレース記憶手段とを有することを特
   徴とするアドレストレース方式。
2. 【請求項２】 プログラムを実行するための実行制御手
   段と、 この実行制御手段が実行しているプログラムの履歴を採
   るか否かを示すトレースモードを保持するためのトレー
   スモード保持手段と、 前記実行制御手段が分岐命令を実行しているか否かを検
   出するための分岐検出手段と、 前記トレースモード保持手段および前記分岐検出手段か
   らの指示に従いトレース動作を指示するためのトレース
   指令手段と、 このトレース指令手段の制御に従い分岐命令の次に実行
   する命令のアドレスを出力するアドレス出力手段と、 前記トレース指令手段の制御に従い前記実行制御手段が
   外部回路をアクセスするときの目的アドレスまたは前記
   アドレス出力手段からのトレースアドレスのいずれか一
   方を選んで出力する出力アドレス選択手段と、 このアドレス出力手段からのアドレスがトレースアドレ
   スであればこれを格納するトレース記憶手段とを有する
   ことを特徴とするアドレストレース方式。
3. 【請求項３】 前記トレース記憶手段に接続された拡張
   記憶手段を備え、前記トレース記憶手段に記憶されたト
   レース情報が一定量に達した場合、その領域のトレース
   情報を前記拡張記憶手段に転送し、該領域を再使用する
   ことを特徴とする請求項１に記載のアドレストレース方
   式。
4. 【請求項４】 前記トレース記憶手段に接続された拡張
   記憶手段を備え、前記トレース記憶手段に記憶されたト
   レース情報が一定量に達した場合、その領域のトレース
   情報を前記拡張記憶手段に転送し、該領域を再使用する
   ことを特徴とする請求項２に記載のアドレストレース方
   式。