JPS6020251A - ジヤンプ命令トレ−ス方式 - Google Patents
ジヤンプ命令トレ−ス方式Info
- Publication number
- JPS6020251A JPS6020251A JP58128831A JP12883183A JPS6020251A JP S6020251 A JPS6020251 A JP S6020251A JP 58128831 A JP58128831 A JP 58128831A JP 12883183 A JP12883183 A JP 12883183A JP S6020251 A JPS6020251 A JP S6020251A
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- JP
- Japan
- Prior art keywords
- jump
- address
- memory
- trace
- destination address
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はプログラムトレース装置に係り、特に中央処理
装置がプログラムを実行する過程を把握するジャンプ命
令トレース方式の改良に関す。
装置がプログラムを実行する過程を把握するジャンプ命
令トレース方式の改良に関す。
世） 技術の背景
情報処理システムに使用されるプログラムを検証する為
に、該プログラムを情報処理システムの主記憶装置に格
納して中央処理装置により実行させ、実行の際に中央処
理装置が主記憶装置との間で転送するアドレス、データ
或いは制御信号等の各種情報を記録するプログラムトレ
ース装置が使用される。この種プログラムトレース装置
は、前記各種情報を中央処理装置の総ての実行過程につ
いて記録しなくとも、ジャンプ命令を実行した場合につ
いてのみ記録することにより、充分目的を達成すること
が出来る。
に、該プログラムを情報処理システムの主記憶装置に格
納して中央処理装置により実行させ、実行の際に中央処
理装置が主記憶装置との間で転送するアドレス、データ
或いは制御信号等の各種情報を記録するプログラムトレ
ース装置が使用される。この種プログラムトレース装置
は、前記各種情報を中央処理装置の総ての実行過程につ
いて記録しなくとも、ジャンプ命令を実行した場合につ
いてのみ記録することにより、充分目的を達成すること
が出来る。
（ｅ） 従来技術と問題点
第１図は従来あるジャンプ命令トレース方式の一４例を
示す図である。第１図において、中央処理装置１はメモ
リバス２により主記憶装置３に接続され、メモリバス２
を介して主記憶装置３にアドレス或いは制御信号を送り
、格納されているプログラム或いはデータを順次抽出し
て実行し、実行結果をメモリバス２を介して主記憶装置
３に格納する。メモリバス２にはプログラムトレース装
置４が接続されている。プログラムトレース装置４は、
メモリバス２を介して伝達されるアドレス情報をＭ積す
るバッファレジスタ４Ｉと、該情報がジャンプ命令の実
行に関するものか否かを判定するトレース条件判定回路
４２と、トレース条件判定回路４２から条件成立を通知
された場合にバッファレジスタ４１に蓄積さ、れている
アドレス情報をジャンプ先アドレストレース用メモリ４
４に記録するトレースメモリ制御回路４３とを具備して
いる。トレース条件判定回路４２はメモリバス２を介し
て順次伝達される情報を解析し、ジャンプ命令実行を検
出すると条件成立信号Ｓをトレースメモリ制御回路４３
に伝達する。トレースメモリ制御回路４３は条件成立信
号Ｓが伝達される度に、バッファレジスタ４１に蓄積さ
れるアドレス情報、即ちジャンプ先アドレスをジャンプ
先アドレストレース用メモリ４４に記録する。
示す図である。第１図において、中央処理装置１はメモ
リバス２により主記憶装置３に接続され、メモリバス２
を介して主記憶装置３にアドレス或いは制御信号を送り
、格納されているプログラム或いはデータを順次抽出し
て実行し、実行結果をメモリバス２を介して主記憶装置
３に格納する。メモリバス２にはプログラムトレース装
置４が接続されている。プログラムトレース装置４は、
メモリバス２を介して伝達されるアドレス情報をＭ積す
るバッファレジスタ４Ｉと、該情報がジャンプ命令の実
行に関するものか否かを判定するトレース条件判定回路
４２と、トレース条件判定回路４２から条件成立を通知
された場合にバッファレジスタ４１に蓄積さ、れている
アドレス情報をジャンプ先アドレストレース用メモリ４
４に記録するトレースメモリ制御回路４３とを具備して
いる。トレース条件判定回路４２はメモリバス２を介し
て順次伝達される情報を解析し、ジャンプ命令実行を検
出すると条件成立信号Ｓをトレースメモリ制御回路４３
に伝達する。トレースメモリ制御回路４３は条件成立信
号Ｓが伝達される度に、バッファレジスタ４１に蓄積さ
れるアドレス情報、即ちジャンプ先アドレスをジャンプ
先アドレストレース用メモリ４４に記録する。
以上の説明から明らかな如く、従来あるジャンプ命令ト
レース方式においては＝４トレース条件判定回路４２が
メモリバス２を介して伝達される情報からジャンプ命令
実行を検出する度に、ジャンプ先アドレスが記録される
。然し同一アドレスに対し複数のジャンプ先アドレスか
らジャンプする場合もあり、ジャンプ先アドレスのみで
は中央処理装置１のプログラム実行過程を把握するには
不充分であり、ジャンプ先アドレスとジャンプ先アドレ
スとを共に記録することが必要であるが、従来あるプロ
グラムトレース装置においてはががる記録は不可能であ
った。
レース方式においては＝４トレース条件判定回路４２が
メモリバス２を介して伝達される情報からジャンプ命令
実行を検出する度に、ジャンプ先アドレスが記録される
。然し同一アドレスに対し複数のジャンプ先アドレスか
らジャンプする場合もあり、ジャンプ先アドレスのみで
は中央処理装置１のプログラム実行過程を把握するには
不充分であり、ジャンプ先アドレスとジャンプ先アドレ
スとを共に記録することが必要であるが、従来あるプロ
グラムトレース装置においてはががる記録は不可能であ
った。
（ｄｌ 発明の目的
本発明の目的は、前述の如き従来あるジャンプ命令トレ
ース方式の欠点を除去し、ジャンプ先アドレスおよびジ
ャンプ先アドレスを共に記録する手段を実現することに
在る。
ース方式の欠点を除去し、ジャンプ先アドレスおよびジ
ャンプ先アドレスを共に記録する手段を実現することに
在る。
（ｅｌ 発明の構成
この目的は、中央処理装置が主記憶装置との間でメモリ
バスを介して転送する情報を記録するプログラムトレー
ス装置において、前記メモリバスを介して伝達される前
記情報を解析し、前記中央処理装置のジャンプ命令実行
を検出した時、その直前の命令実行番地および該ジャン
プ命令によるジャンプ先番地番記録することにより達成
される。
バスを介して転送する情報を記録するプログラムトレー
ス装置において、前記メモリバスを介して伝達される前
記情報を解析し、前記中央処理装置のジャンプ命令実行
を検出した時、その直前の命令実行番地および該ジャン
プ命令によるジャンプ先番地番記録することにより達成
される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるジャンプ命令トレース
方式を示す図であり、第３図は第２図における主記憶装
置に格納されるプログラムの構成を例示する図であり、
第４図は第２図におけるジャンプ先アドレストレース用
メモリおよびジャンプ先アドレストレース用メモリの構
成を例示する図である。なお、全図を通じて同一符号は
同一対象物を示す。第２図においては、トレース条件判
定回路４２およびジャンプ先アドレストレース用メモリ
４４以外にトレース条件判定回路４２の制御の元にメモ
リバス２を介して伝達されるアドレス情報を蓄積するバ
ッファレジスタ４５および４６と、ジャンプ先アドレス
トレース用メモリ４７とがプログラムトレース装置４“
内に設けられている。第２図乃至第４図において、中央
処理装置１がメモリバス２を介して主記憶装置３との間
で転送する前記各種情報は、トレース条件判定回路４２
に伝達される。トレース条件判定回路４２はメモリバス
２を介して順次伝達される情報を解析し、ジャンプ命令
実行を検出しない場合には、該情報に含まれるアドレス
情報をバッファレジスタ４５に蓄積させ、バッファレジ
スタ４６には蓄積させない。やがて中央処理装置１がメ
モリバス２を介して主記憶、装置３にアドレス■を伝達
すると、主記憶装置３からはジャンプ先アドレスＪを含
むジャンプ命令〔以後ジャンプ命令（Ｊ）と表示する〕
が抽出される。なおプログラムトレース装置４１におい
ては、アドレス■がバッファレジスタ４５に蓄積される
。次に中央処理装置ｌがジャンプ命令（Ｊ）を実行する
と、トレース条件判定回路４２はメモリバス２を介して
伝達されるジャンプ命令実行を示す制御信号を検出し、
メモリバス２を介して伝達されるアドレスＪをバッファ
レジスタ４５に蓄積させずにバッファレジスタ４６に蓄
積させ、またトレースメモリ制御回路４３“に条件成立
信号Ｓを伝達する。なおバッファレジスタ４５にはアド
レス■が保持されている。条件成立信号Ｓを伝達された
トレースメモリ制御回路４３１は、バソフプレジスタ４
５に蓄積されているアドレスＩをジャンプ先アドレスト
レース用メモリ４７に、またバッツァレジスタ４６に蓄
積されているアドレスＪをジャンプ先アドレストレース
用メモリ４４に記録させる。以上によりジャンプ命令（
Ｊ）のジャンプ先アドレスＩとジャンプ先アドレスＪと
が、それぞれジャンプ先アドレストレース用メモリ４７
およびジャンプ先アドレストレース用メモリ４４に記録
される。トレース条件判定回路４２はジャンプ先アドレ
ス■とジャンプ先アドレスＪが記録された後、バンファ
レジスタ４６に蓄積されているアドレスＪをバンファレ
ジスタ４５に転送させる。中央処理装置１からメモリバ
ス２を介してアドレスＪを伝達された主記憶装置３から
はジャンプ命令（Ｋ）が抽出される。中央処理装置１は
ジャンプ命令（Ｋ）を実行し、メモリバス２にはアドレ
スにおよびジャンプ命令実行を示す制御信号が伝達され
る。プログラムトレース装置４°は前述の過程によりバ
ッフルレジスタ４６にアドレスＫを蓄積し、ジャンプ先
アドレストレース用メモリ４７に―バッファレジスタ４
５に蓄積されているジャンプ先アドレスＪを、またジャ
ンプ先アドレストレース用メモリ４４にはバンファレジ
スタ４６に蓄積されているジャンプ先アドレスＫをそれ
ぞれ蓄積する。以下同様にして、中央処理装置ｌが更に
メモリバス２を介して主記憶装置３にアドレスＬを伝達
すると、主記憶装置３からはジャンプ命令（Ｍ）が抽出
される。
方式を示す図であり、第３図は第２図における主記憶装
置に格納されるプログラムの構成を例示する図であり、
第４図は第２図におけるジャンプ先アドレストレース用
メモリおよびジャンプ先アドレストレース用メモリの構
成を例示する図である。なお、全図を通じて同一符号は
同一対象物を示す。第２図においては、トレース条件判
定回路４２およびジャンプ先アドレストレース用メモリ
４４以外にトレース条件判定回路４２の制御の元にメモ
リバス２を介して伝達されるアドレス情報を蓄積するバ
ッファレジスタ４５および４６と、ジャンプ先アドレス
トレース用メモリ４７とがプログラムトレース装置４“
内に設けられている。第２図乃至第４図において、中央
処理装置１がメモリバス２を介して主記憶装置３との間
で転送する前記各種情報は、トレース条件判定回路４２
に伝達される。トレース条件判定回路４２はメモリバス
２を介して順次伝達される情報を解析し、ジャンプ命令
実行を検出しない場合には、該情報に含まれるアドレス
情報をバッファレジスタ４５に蓄積させ、バッファレジ
スタ４６には蓄積させない。やがて中央処理装置１がメ
モリバス２を介して主記憶、装置３にアドレス■を伝達
すると、主記憶装置３からはジャンプ先アドレスＪを含
むジャンプ命令〔以後ジャンプ命令（Ｊ）と表示する〕
が抽出される。なおプログラムトレース装置４１におい
ては、アドレス■がバッファレジスタ４５に蓄積される
。次に中央処理装置ｌがジャンプ命令（Ｊ）を実行する
と、トレース条件判定回路４２はメモリバス２を介して
伝達されるジャンプ命令実行を示す制御信号を検出し、
メモリバス２を介して伝達されるアドレスＪをバッファ
レジスタ４５に蓄積させずにバッファレジスタ４６に蓄
積させ、またトレースメモリ制御回路４３“に条件成立
信号Ｓを伝達する。なおバッファレジスタ４５にはアド
レス■が保持されている。条件成立信号Ｓを伝達された
トレースメモリ制御回路４３１は、バソフプレジスタ４
５に蓄積されているアドレスＩをジャンプ先アドレスト
レース用メモリ４７に、またバッツァレジスタ４６に蓄
積されているアドレスＪをジャンプ先アドレストレース
用メモリ４４に記録させる。以上によりジャンプ命令（
Ｊ）のジャンプ先アドレスＩとジャンプ先アドレスＪと
が、それぞれジャンプ先アドレストレース用メモリ４７
およびジャンプ先アドレストレース用メモリ４４に記録
される。トレース条件判定回路４２はジャンプ先アドレ
ス■とジャンプ先アドレスＪが記録された後、バンファ
レジスタ４６に蓄積されているアドレスＪをバンファレ
ジスタ４５に転送させる。中央処理装置１からメモリバ
ス２を介してアドレスＪを伝達された主記憶装置３から
はジャンプ命令（Ｋ）が抽出される。中央処理装置１は
ジャンプ命令（Ｋ）を実行し、メモリバス２にはアドレ
スにおよびジャンプ命令実行を示す制御信号が伝達され
る。プログラムトレース装置４°は前述の過程によりバ
ッフルレジスタ４６にアドレスＫを蓄積し、ジャンプ先
アドレストレース用メモリ４７に―バッファレジスタ４
５に蓄積されているジャンプ先アドレスＪを、またジャ
ンプ先アドレストレース用メモリ４４にはバンファレジ
スタ４６に蓄積されているジャンプ先アドレスＫをそれ
ぞれ蓄積する。以下同様にして、中央処理装置ｌが更に
メモリバス２を介して主記憶装置３にアドレスＬを伝達
すると、主記憶装置３からはジャンプ命令（Ｍ）が抽出
される。
なおプログラムトレース装置４′においては、アドレス
Ｌがバンファレジスタ４５に蓄積される。
Ｌがバンファレジスタ４５に蓄積される。
次に中央処理装置ｌがジャンプ命令（’Ｍ）を実行する
と、トレース条件判定回路４２はメモリバス２を介して
伝達されるジャンプ命令実行を示す制御信号を検出し、
メモリバス２を介して伝達されるアドレスＭをバンファ
レジスタ４６に蓄積させ、またトレースメモリ制御回路
４３“に条件成立信号Ｓを伝達する。条件成立信号Ｓを
伝達されたトレースメモリ制御回路４３′は、バンファ
レジスタ４５に蓄積されているアドレスＬをジャンプ先
アドレストレース用メモリ４７に、またバンファレジス
タ４６に蓄積されているアドレスＭをジャンプ先アドレ
ストレース用メモリ４４に記録させる。以上によりジャ
ンプ命令（Ｍ）のジャ＞プ元アドレスＬとジャンプ先ア
ドレスＭとが、それぞれジャンプ先アドレストレース用
メモリ４７およびジャンプ先アドレストレース用メモリ
４４に記録される。
と、トレース条件判定回路４２はメモリバス２を介して
伝達されるジャンプ命令実行を示す制御信号を検出し、
メモリバス２を介して伝達されるアドレスＭをバンファ
レジスタ４６に蓄積させ、またトレースメモリ制御回路
４３“に条件成立信号Ｓを伝達する。条件成立信号Ｓを
伝達されたトレースメモリ制御回路４３′は、バンファ
レジスタ４５に蓄積されているアドレスＬをジャンプ先
アドレストレース用メモリ４７に、またバンファレジス
タ４６に蓄積されているアドレスＭをジャンプ先アドレ
ストレース用メモリ４４に記録させる。以上によりジャ
ンプ命令（Ｍ）のジャ＞プ元アドレスＬとジャンプ先ア
ドレスＭとが、それぞれジャンプ先アドレストレース用
メモリ４７およびジャンプ先アドレストレース用メモリ
４４に記録される。
以上の説明から明らかな如く、本実施例によれば、プロ
グラムトレース装置４１はジャンプ命令の実行を検出す
る度にジャンプ元アドレス■等とジャンプ先アドレスＪ
等とを、それぞれジャンプ先アドレストレース用メモリ
４７およびジャンプ先アドレストレース用メモリ４４に
記録する為、中央処理袋Ｗ１のプログラム実行過程がよ
り的確に把握可能となる。
グラムトレース装置４１はジャンプ命令の実行を検出す
る度にジャンプ元アドレス■等とジャンプ先アドレスＪ
等とを、それぞれジャンプ先アドレストレース用メモリ
４７およびジャンプ先アドレストレース用メモリ４４に
記録する為、中央処理袋Ｗ１のプログラム実行過程がよ
り的確に把握可能となる。
なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えばジャンプ先アドレストレース用メモリ４７
にはジャンプ元アドレスＩ等が蓄積されるものに限定さ
れることは無く、中央処理装置１が先行制御を行う場合
にはジャンプ命令の直前の命令実行アドレスとなること
も考慮されるが、かかる場合にも本発明の効果は変わら
ない。
ぎず、例えばジャンプ先アドレストレース用メモリ４７
にはジャンプ元アドレスＩ等が蓄積されるものに限定さ
れることは無く、中央処理装置１が先行制御を行う場合
にはジャンプ命令の直前の命令実行アドレスとなること
も考慮されるが、かかる場合にも本発明の効果は変わら
ない。
また対象となるプログラムの構成は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。またプログラ
ムトレース装置４′の構成は図示されるものに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変らない。
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。またプログラ
ムトレース装置４′の構成は図示されるものに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変らない。
（ｇ） 発明の効果
以上、本発明によれば、前記プログラムトレース装置に
おいて、直前の命令実行アドレスおよびジャンプ先アド
レスを共に記録することが可能となり、対象プログラム
の実行過程がより的確に把握可能となる。
おいて、直前の命令実行アドレスおよびジャンプ先アド
レスを共に記録することが可能となり、対象プログラム
の実行過程がより的確に把握可能となる。
第１図は従来あるジャンプ命令トレース方式の一例を示
す図、第２図は本発明の一実施例によるジャンプ命令ト
レース方式を示す図、第３図は第２図における主記憶装
置内に格納されるプログラムの構成を例示する図、第４
図は第２図におけるジャンプ先アドレストレース用メモ
リおよびジャンプ先アドレストレース用メモリの構成を
例示する図である。 図において、１は中央処理装置、２はメモリバス、３は
主記憶装置、４および４９はプログラムトレース装置、
４１．４５および４６はバンファレジスタ、４２はトレ
ース条件判定回路、４３および４３”はトレースメモリ
制御回路、４４はジャンプ先アドレゝストレース用メモ
リＩ夕、４７はジャンプ先アドレストレース用メモリ、
を示す。 箒 ２ 聞 ＊ ３ 目 茅 ４Ｉ￥］
す図、第２図は本発明の一実施例によるジャンプ命令ト
レース方式を示す図、第３図は第２図における主記憶装
置内に格納されるプログラムの構成を例示する図、第４
図は第２図におけるジャンプ先アドレストレース用メモ
リおよびジャンプ先アドレストレース用メモリの構成を
例示する図である。 図において、１は中央処理装置、２はメモリバス、３は
主記憶装置、４および４９はプログラムトレース装置、
４１．４５および４６はバンファレジスタ、４２はトレ
ース条件判定回路、４３および４３”はトレースメモリ
制御回路、４４はジャンプ先アドレゝストレース用メモ
リＩ夕、４７はジャンプ先アドレストレース用メモリ、
を示す。 箒 ２ 聞 ＊ ３ 目 茅 ４Ｉ￥］
Claims (1)
- 中央処理装置が主記憶装置との間でメモリバスを介して
転送する情報を記録するプログラムトレース装置におい
て、前記メモリバスを介して伝達される前記情報を解析
し、前記中央処理装置のジャンプ命令実行を検出した時
、その直前の命令実行番地および該ジャンプ命令による
ジャンプ先番地を記録することを特徴とするジャンプ命
令トレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128831A JPS6020251A (ja) | 1983-07-15 | 1983-07-15 | ジヤンプ命令トレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128831A JPS6020251A (ja) | 1983-07-15 | 1983-07-15 | ジヤンプ命令トレ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020251A true JPS6020251A (ja) | 1985-02-01 |
Family
ID=14994479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128831A Pending JPS6020251A (ja) | 1983-07-15 | 1983-07-15 | ジヤンプ命令トレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020251A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177941A (ja) * | 1989-12-07 | 1991-08-01 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPH03177942A (ja) * | 1989-12-07 | 1991-08-01 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPH03179536A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| US5179177A (en) * | 1990-08-02 | 1993-01-12 | Borden, Inc. | Method for retarding ambient temperature hardening of a phenolic resin composition |
| US5335128A (en) * | 1991-12-10 | 1994-08-02 | Funai Electric Co., Ltd. | Cleaning roller for head cylinder of magnetic tape unit |
| JPH07141222A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | サブルーチンの履歴をトレースするデータ処理装置 |
-
1983
- 1983-07-15 JP JP58128831A patent/JPS6020251A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177941A (ja) * | 1989-12-07 | 1991-08-01 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPH03177942A (ja) * | 1989-12-07 | 1991-08-01 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| JPH03179536A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ten Ltd | プログラム内容解析装置 |
| US5179177A (en) * | 1990-08-02 | 1993-01-12 | Borden, Inc. | Method for retarding ambient temperature hardening of a phenolic resin composition |
| US5335128A (en) * | 1991-12-10 | 1994-08-02 | Funai Electric Co., Ltd. | Cleaning roller for head cylinder of magnetic tape unit |
| JPH07141222A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | サブルーチンの履歴をトレースするデータ処理装置 |
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