JPH03263135A - 分岐制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機内部の制御回路に関し、特に廉価な
構成にて、プログラムの動作軌跡を蓄積する為の回路に
関する。

〔従来の技術〕

従来の電子計算機では、プログラムの動作軌跡はプログ
ラムの現在の動作や次の動作に影響を与えない為、内部
に蓄積されることはなかった。

しかしながら、電子計算機システムでは、フログラムの
論理ミスやハードウェアの故障によって予期せぬ動作を
することがあり、その原因を解析する必要がある場合が
ある。その時、プログラムの動作した軌跡が大きな手掛
りとなる。従来は、計算機外部に、プログラムアドレス
をサンプリングして蓄積する測定器を、あらかじめ接続
しておき、予期せぬ動作が起こった時に、測定器に蓄積
されたデータを読み出して解析を行なっていた。

〔発明が解決しようとする課題〕

上述した従来の方式では、予期せぬ動作が起つてから測
定器を接続して再びプログラムをランさせる必要があり
、その動作を再現させられるとは限らず、プログラムの
動作の軌跡を採取するまでに手まどるという欠点があっ
た。又、測定器では外部に出力されるプログラムアドレ
スのすべてを取込むため、蓄積用のメモリに比較して、
実際にトレースできる軌跡は少ないという欠点があった
。

〔課題を解決するための手段〕

本発明の分岐制御回路の構成は、命令アドレスと同ビ、
ト幅で複数ワードのバッファと、該バ。

ファの複数ワードのうちの１つを特定するためのアドレ
スを保持するレジスタを持ち、分岐動作が発生した際に
、分岐先アドレスを前記バッファの前記レジスタが保持
するアドレスに書込む手段１と、書込みを行なった後、
前記レジスタの値をインクリメントする手段２と、特定
の命令を実行することにより、前記手段１および手段２
の動作を動作可能状態または動作禁止状態にする手段３
と、前記バッファとレジスタの値を命令動作により読出
す手段４を有していることを特徴とする。

〔実施例〕

第１図は本発明の分岐制御回路を採用したマイクロプロ
セッサのブロック図の一部で、本発明に関係する部分の
みを抜き出したものである。

バス１およびバス２はＡＬＵ５の入力となるバスで、ト
ライステートバッフ７１６を介してバッファ７が、−ま
た、トライステートバッファ１５を介してカウンタ６が
それぞれの出力をバス２に出力する。

ＡＬＵ５は算術論理演算ユニットであり、本例では従来
より広く用いられている入力の片側の値をそのまま出力
する機能も有している。

ＡＬＵ５の出力はトライステートバッファ１４ヲ介して
バス３に出力され、出力レジスタ１４゜およびカウンタ
６、バッファ７およびフラグレジスタ１１の入力となる
。出力レジスタ４はバス３上の情報を取込み外部ピン１
７に出力する。カウンタ６の出力はバッファ７の７ドレ
スとなる。

次に、マイクロ命令デコーダ１３およびその出力によっ
て動作する部分と、本発明に関する動作について説明す
る。

本例は８ワードのバッファ７を持ち、分岐先アドレスを
該バッファに格納していくものである。

バッファ７は、そのアドレスを３ビツトのカウンタであ
るカウンタ６から、書込データをバス３から、書込の指
示をアンドゲート８がらそれぞれ受け、読出した結果を
トライステートバッファ１６を介してバス２に出力する
横接続されている。

分岐命令が実行されると、マイクロ命令デコーダ１３よ
り信号２２に“ｌ”が出力され、分岐命令であることが
示される。又、信号２３に分岐条件力出力される。分岐
条件とフラグレジスタ１１の値が比較され、合致してい
ｈば信号線２５に“１”を出力する。Ｆ／Ｆ　１２につ
いては後述するが、′１”を保持している場合には、ア
ンドゲート９および８を介して信号線２５により、バッ
ファ、７へ書込指示が与えられる。又、この書込指示は
カウンタ６へのカウントアツプ指示にもなっている。

一方、ＡＬＵ５は、それと同時に分岐先アドレスが計算
される横制御され、計算結果をバス３に出力している。

この様にして分岐動作が発生すると、分岐先アドレスが
、バッファ７のカウンタ６で示されるアドレスに格納さ
れ、カウンタ６がカウントアツプされる。

Ｆ／Ｆ１２は、バッファ７への分岐先アドレスの書込が
可能な状態（“１”保持時）であるが、禁止状態（０”
保持時）であるかを記憶する為のものであり、特定の命
令を実行することによって“ｌ”が出力される信号線２
ｏによってセットされ、信号線２１によってリセットさ
れる。

Ｆ／Ｆ　１２が０″を保持している間は、分岐動作が起
ってもバッファへの書込みおよびカウンタ６のカウント
アツプ動作は起こらない。

バッファ内のデータは、カウンタ６がらアドレスを与え
ることによりバス２に出力できる。又、カウンタ６の値
についてもバス２に出力できる為、ＡＬＵ５を経由し、
出力レジスタ４を介して外部に出力することができる。

第２図に、第１図のブロック図に基いて使用例を流れ図
で示す。電源オン（手順３０）後、Ｆ／Ｆ１２はセット
しておく　（手順３１）通常の運用では、分岐動作発生
時、分岐先アドレスがバッファ７へ格納される（手順３
２）予期せぬ動作が起こると、まずＦ／Ｆ　１２をリセ
ットし、分岐動作によってバッファ７の内容とカウンタ
６の値が更新されない様にする（手順３３）。

この後、ダウン処理を行ない（手順３４）、カウンタ６
の値を外部に読出しく手順３５）、次にカウンタ０から
７までの値をコードしながらバッファ７の内容を外部に
読出す（手順３６）。

手順３５および手順３６で読出した内容により、予期せ
ぬ動作が起きる直前のプログラムの軌跡を知ることがで
きる。

〔発明の効果〕

以上説明したように本発明は、分岐先アドレスを内部の
バッファに格納し、該バッファの内容を必要に応じて読
み比せる様構成することにより、予期せぬ動作が起こる
直前のプログラムの軌跡を知ることができ、障害解析の
重要な手掛りを得ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の分岐制御回路を採用したマイクロプロ
セッサのブロック図の一部、１２図は第１図のブロック
図に基いて使用例を流れ図で示したものである。 １〜３・・・・・・バス、４・・・・・・出力レジスタ
、５・・・・・・ＡＬＵ、６・・・・・・カウンタ、７
・・・・・・バッファ、８〜９・・・・・・アンドゲー
ト、１０・・・・・・組合せゲート、１１・・・・・・
フラグレジスタ、１２・・・・・・Ｆ／Ｆ、１３・・・
・・・マイクロ命令デコーダ、１４〜１６・・・・・・
トライステートバッファ、１７・・・・・・外部ビン、
２０〜２６・・・・・・信号線、３０〜３６・・・・・
・流れ図における手順。

Claims (1)

【特許請求の範囲】
1. 命令アドレスと同ビット幅で複数ワードのバッファと、
   該バッファの複数ワードのうちの１つを特定するための
   アドレスを保持するレジスタを持ち、分岐動作が発生し
   た際に、分岐先アドレスを前記バッファの前記レジスタ
   が保持するアドレスに書込む手段１と、書込みを行なっ
   た後、前記レジスタの値をインクリメントする手段２と
   、特定の命令を実行することにより、前記手段１および
   手段２の動作を動作可能状態または動作禁止状態にする
   手段３と、前記バッファとレジスタの値を命令動作によ
   り読出す手段４を有していることを特徴とする分岐制御
   回路。