JPS59121451A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59121451A JPS59121451A JP57234671A JP23467182A JPS59121451A JP S59121451 A JPS59121451 A JP S59121451A JP 57234671 A JP57234671 A JP 57234671A JP 23467182 A JP23467182 A JP 23467182A JP S59121451 A JPS59121451 A JP S59121451A
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- JP
- Japan
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- register
- state transition
- circuit
- bus
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は大規模集積回路と同一チップ上に状態遷移を検
出する手段を設けた大規模集積回路使用の情報処理装置
に関する。大規模集積回路を以下本明細書においてＬＳ
Ｉと略記する。
出する手段を設けた大規模集積回路使用の情報処理装置
に関する。大規模集積回路を以下本明細書においてＬＳ
Ｉと略記する。
（２）技術の背景
近年の半導体技術の進歩により、微少なシリコン・ウェ
ーハ上に、完備したプログラム蓄積型の情報処理装置（
以下本明細書においてプロセッサと記載する）を実現す
ることが可能になっている。これにより構成要素として
の部品点数の減少、また信頼性の向上がはかられ、今後
さらに大規模な回路を１チ・ノブ上に構築することが進
むと思われる。
ーハ上に、完備したプログラム蓄積型の情報処理装置（
以下本明細書においてプロセッサと記載する）を実現す
ることが可能になっている。これにより構成要素として
の部品点数の減少、また信頼性の向上がはかられ、今後
さらに大規模な回路を１チ・ノブ上に構築することが進
むと思われる。
（３）従来技術と問題点
こうした状況の下で、従来技術は以下のような問題点が
生じつつある。
生じつつある。
第１点は、１チツプ上に集積される素子数（トランジス
タ数）の増加に伴い構成される回路の規模或いは複雑さ
が急激に増大している点である。これは故障診断、また
はプロセッサを駆動するプログラムの誤りの検出にとっ
て大きな障害になる。即ち、何方もの素子数のしかもそ
れらが有機的に関連をもった中で、唯１つの素子が故障
したとして、それを観察できる現象か、ら探し出すこと
は極めて難しい。またプログラムの誤りも複雑さの増大
に伴って論理の段数が深くなり、異常を外部で検出でき
る時とその異常が発生する時にずれが生じ、一般に検出
が困難になってくる。
タ数）の増加に伴い構成される回路の規模或いは複雑さ
が急激に増大している点である。これは故障診断、また
はプロセッサを駆動するプログラムの誤りの検出にとっ
て大きな障害になる。即ち、何方もの素子数のしかもそ
れらが有機的に関連をもった中で、唯１つの素子が故障
したとして、それを観察できる現象か、ら探し出すこと
は極めて難しい。またプログラムの誤りも複雑さの増大
に伴って論理の段数が深くなり、異常を外部で検出でき
る時とその異常が発生する時にずれが生じ、一般に検出
が困難になってくる。
第２点はＬＳＩ内部と、外部付加回路の接触点であるＩ
Ｃビンの数が、内部回路の規模に比べて非常に少ないこ
とである。ＬＳＩ内部に直接試験端子などが挿入できな
いため、プロセッサの動作はすべてそのビンから入出力
される信号をもとに、試験装置により判断するしか検出
方式がない。そのためＬＳＩ内部で閉じた動きは、外か
ら観察できず、第１点とも相関してさらに障害調査を困
難にする。
Ｃビンの数が、内部回路の規模に比べて非常に少ないこ
とである。ＬＳＩ内部に直接試験端子などが挿入できな
いため、プロセッサの動作はすべてそのビンから入出力
される信号をもとに、試験装置により判断するしか検出
方式がない。そのためＬＳＩ内部で閉じた動きは、外か
ら観察できず、第１点とも相関してさらに障害調査を困
難にする。
（３）発明の目的
本発明の目的は前述の欠点を改善し、ＬＳＩと同一チッ
プ上に情報処理装置としての状態遷移を検出する手段を
設け、ＬＳＩの内部状態を検出する方式を提供すること
にある。
プ上に情報処理装置としての状態遷移を検出する手段を
設け、ＬＳＩの内部状態を検出する方式を提供すること
にある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、 少なく
ともデータを格納するレジスタと演算回路とそれらの間
を接続するデータ伝送用バスとで構成される大規模集積
回路使用の情報処理装置において、以下の各鴇段を前記
大規模集積回路の同一チップ上に設けたことを特徴とす
る情報処理装置。
ともデータを格納するレジスタと演算回路とそれらの間
を接続するデータ伝送用バスとで構成される大規模集積
回路使用の情報処理装置において、以下の各鴇段を前記
大規模集積回路の同一チップ上に設けたことを特徴とす
る情報処理装置。
（イ）検出すべき動作状態を予め設定しておく手段（ロ
）前記手段で設定された動作が発生したことを検出する
手段 （ハ）検出された動作と同一動作を更に設定しておく手
段 （ニ）期待結果を予め格納しておく手段（ホ）前記更に
設定しておいた手段の内容と期待結果格納手段の内容と
を比較する手段。
）前記手段で設定された動作が発生したことを検出する
手段 （ハ）検出された動作と同一動作を更に設定しておく手
段 （ニ）期待結果を予め格納しておく手段（ホ）前記更に
設定しておいた手段の内容と期待結果格納手段の内容と
を比較する手段。
とすることである。
（６）発明の実施例
第１図は本発明の一実施例の構成を示す図でＬＳＩの１
チツプ上にまとめられている。（１）はローカルストレ
ージ（ＬＳと通称されるもの） 、（２１（３）（４１
は一連のレジスタ群を示す。ローカルストレージ（１）
は一度に異なった２個所のアドレスの内容を２個の異な
ったデータ線に出力する２ポートの構成であるから、Ｘ
バス（６）とＸバス（７）の双方のバスに接続されてい
る。レジスタ（２）はバス（６）に、レジスタ（３１（
４）はバス（７）にそれぞれ接続されている。（５）は
演算回路（Ａ Ｃ）で２つの入力がバス（６）、バス（
７）にそれぞれ接続され、出力はＸバス（８）に接続さ
れている。２バス（８）にはローカルストレージ（１）
、レジスタ（２１（ａｌ ＋４１、及び状態遷移検出回
路（９）が接続されている。第１図において、ローカル
ストレージ（１）のアドレスＡとアドレスＢの内容を加
算して、アドレスへの位置に格納するには、まずアドレ
スＡの内容がＸバス（６）に出力され、同時にアドレス
Ｂ の内容がＸバス（７）に出力される。演算回路（５
）は加算モードになっており、ＸバスとＸバスの内容を
加算してＸバスに出力する。Ｘバスに出力された内容が
ローカルストレージ（１）のアドレスＡの場所に格納さ
れる。次にレジスタ（４）の内容をローカルストレージ
（１）のアドレスＣに読み込むには、Ｘバスに出力され
たレジスタ（４）の内容を演算回路（５）では何もせず
にそのまま２バスに通過させる。そして２バスに出力さ
れた内容をローカルストレージ（１）のアドレスＣに格
納する。このようにしてプロセッサの内部状態の遷移は
内部レジスタの状態の変化として捕えることができる。
チツプ上にまとめられている。（１）はローカルストレ
ージ（ＬＳと通称されるもの） 、（２１（３）（４１
は一連のレジスタ群を示す。ローカルストレージ（１）
は一度に異なった２個所のアドレスの内容を２個の異な
ったデータ線に出力する２ポートの構成であるから、Ｘ
バス（６）とＸバス（７）の双方のバスに接続されてい
る。レジスタ（２）はバス（６）に、レジスタ（３１（
４）はバス（７）にそれぞれ接続されている。（５）は
演算回路（Ａ Ｃ）で２つの入力がバス（６）、バス（
７）にそれぞれ接続され、出力はＸバス（８）に接続さ
れている。２バス（８）にはローカルストレージ（１）
、レジスタ（２１（ａｌ ＋４１、及び状態遷移検出回
路（９）が接続されている。第１図において、ローカル
ストレージ（１）のアドレスＡとアドレスＢの内容を加
算して、アドレスへの位置に格納するには、まずアドレ
スＡの内容がＸバス（６）に出力され、同時にアドレス
Ｂ の内容がＸバス（７）に出力される。演算回路（５
）は加算モードになっており、ＸバスとＸバスの内容を
加算してＸバスに出力する。Ｘバスに出力された内容が
ローカルストレージ（１）のアドレスＡの場所に格納さ
れる。次にレジスタ（４）の内容をローカルストレージ
（１）のアドレスＣに読み込むには、Ｘバスに出力され
たレジスタ（４）の内容を演算回路（５）では何もせず
にそのまま２バスに通過させる。そして２バスに出力さ
れた内容をローカルストレージ（１）のアドレスＣに格
納する。このようにしてプロセッサの内部状態の遷移は
内部レジスタの状態の変化として捕えることができる。
次に状態遷移の検出回路（９）の具体的構成例を第２図
に示す。第２図において（１１）は検出事象設定レジス
タを示す。これは第１図に示すローカルストレージ（１
）、レジスタ（２） ＋３１ （４）は−意にアドレス
がつけられているため、今何れのレジスタに対して何の
ような事象についての検出を行なうのかを設定しておく
ものである。
に示す。第２図において（１１）は検出事象設定レジス
タを示す。これは第１図に示すローカルストレージ（１
）、レジスタ（２） ＋３１ （４）は−意にアドレス
がつけられているため、今何れのレジスタに対して何の
ような事象についての検出を行なうのかを設定しておく
ものである。
（１２）はデコーダで検出事象設定レジスタ（１１）の
内容をデコードし、一致検出回路（１７）に対して一致
検出をする信号が何であるかの情報を与える。一致検出
回路（１７）にはプロセンサ内の他部分から事象が発生
したことの信号が入力される。この信号は各事象変化の
際に従来から使用されているものである。今所定の事象
が発生した旨の一致信号が検出されたとき、制御回路（
１３）が活性化され、参照データレジスタ（１４）の制
御を行う。レジスタ（１４）は第１図のＸバス（８）と
接続されている。（１５）は比較データレジスタで、こ
こにセントした内容とレジスタ（１４）の内容を比較器
（１６）により比較する。比較器（１６）は比較結果を
制御回路（１３）の制御の下に検出信号として出力する
。
内容をデコードし、一致検出回路（１７）に対して一致
検出をする信号が何であるかの情報を与える。一致検出
回路（１７）にはプロセンサ内の他部分から事象が発生
したことの信号が入力される。この信号は各事象変化の
際に従来から使用されているものである。今所定の事象
が発生した旨の一致信号が検出されたとき、制御回路（
１３）が活性化され、参照データレジスタ（１４）の制
御を行う。レジスタ（１４）は第１図のＸバス（８）と
接続されている。（１５）は比較データレジスタで、こ
こにセントした内容とレジスタ（１４）の内容を比較器
（１６）により比較する。比較器（１６）は比較結果を
制御回路（１３）の制御の下に検出信号として出力する
。
令弟１１ｆｆｌにおけるレジスタ（２）をプログラムカ
ウンタ、レジスタ（３）をプロセッサ状態レジスタであ
るとし、下記３つの状態遷移が起こったときの動作を述
べることとする。
ウンタ、レジスタ（３）をプロセッサ状態レジスタであ
るとし、下記３つの状態遷移が起こったときの動作を述
べることとする。
■第１図におけるローカルストレージ（１）のアドレス
Ａ、Ｂの和をアドレスＡに格納した時点を検出すること
。
Ａ、Ｂの和をアドレスＡに格納した時点を検出すること
。
■第１図におけるプログラムカウンタとするレジスタ（
２）の内容が成る値ｎになった時点を検出すること。
２）の内容が成る値ｎになった時点を検出すること。
■第１図のプロセッサ状態レジスタとするレジスタ（３
）の内容を書き換えてプロセッサのモードが変化した時
点を検出すること。
）の内容を書き換えてプロセッサのモードが変化した時
点を検出すること。
■の場合
第２図の検出事象設定レジスタ（１１）にローカルスト
レージ（１１のアドレスＡに対し書込みを行うことを意
味する値をまず格納する。その値はデコーダ（１２）に
より解釈され一致検出回路（Ｉ７）において上記書込み
を検出すると制御回路（３）はレジスタ（１４） 、比
較器（１６）を活性化するが、比較データレジスタ（１
５）に予めデータが格納されてないと、レジスタ（１４
）に取り込まれた２バスの内容（ローカルストレージの
アドレスＡ、Ｂの値の和）に拘らず、比較器（１６）は
検出信号を発する。また比較データレジスタ（１５）に
前記「和の値」の予想値を格納しておき、レジスタ（１
４）に取り込まれた内容を、比較器（１６）において比
較し一致か不一致かを検出してその結果信号を出すこと
ができる。
レージ（１１のアドレスＡに対し書込みを行うことを意
味する値をまず格納する。その値はデコーダ（１２）に
より解釈され一致検出回路（Ｉ７）において上記書込み
を検出すると制御回路（３）はレジスタ（１４） 、比
較器（１６）を活性化するが、比較データレジスタ（１
５）に予めデータが格納されてないと、レジスタ（１４
）に取り込まれた２バスの内容（ローカルストレージの
アドレスＡ、Ｂの値の和）に拘らず、比較器（１６）は
検出信号を発する。また比較データレジスタ（１５）に
前記「和の値」の予想値を格納しておき、レジスタ（１
４）に取り込まれた内容を、比較器（１６）において比
較し一致か不一致かを検出してその結果信号を出すこと
ができる。
■の場合
検出事象設定レジスタ（１１）には、第１図でプログラ
ムカウンタとなるレジスタ（２）への書込みを意味する
値を格納し、また比較データレジスタ（１５）にｎの値
を格納する。レジスタ（１１）の内容をデコーダ（工２
）で解読し、一致検出回路（１７）で事象発生を検出す
ると制御回路（１３）はそれに従ってレジスタ（１４）
と比較器（１６）を制御する。即ちレジスタ（２）への
書込みと同時にレジスタ（１４）にＺバス（８）の内容
を取込み、レジスタ（１５）の内容ｎと比較器（１６）
により比較し、一致しているとき検出信号を発する。
ムカウンタとなるレジスタ（２）への書込みを意味する
値を格納し、また比較データレジスタ（１５）にｎの値
を格納する。レジスタ（１１）の内容をデコーダ（工２
）で解読し、一致検出回路（１７）で事象発生を検出す
ると制御回路（１３）はそれに従ってレジスタ（１４）
と比較器（１６）を制御する。即ちレジスタ（２）への
書込みと同時にレジスタ（１４）にＺバス（８）の内容
を取込み、レジスタ（１５）の内容ｎと比較器（１６）
により比較し、一致しているとき検出信号を発する。
■の場合
検出事象設定レジスタ（１１）には、第１図でプロセッ
サ状態レジスタ（３）への書込みを意味する値を格納し
ておく。デコーダ（Ｉ２）によりその値が解読され、一
致検出回路（１７）で事象発生を検出すると制御回路（
１３）はそれに従ってレジスタ（１４）と比較器（１６
）を制御する。即ちレジスタ（３）への書込みが発生す
ると、制御回路（１３）はレジスタ（１４）と比較器（
１６）を活性化する。このときレジスタ（１４）に取り
込まれた内容に拘らず比較器（６）は検出信号を発生す
る。また予め比較データレジスタ（１５）に検出すべき
状態を現わす値を格納しておき、レジスタ（１４）に取
り込まれた内容と比較して一致不一致を検出して信号を
発することもできる。
サ状態レジスタ（３）への書込みを意味する値を格納し
ておく。デコーダ（Ｉ２）によりその値が解読され、一
致検出回路（１７）で事象発生を検出すると制御回路（
１３）はそれに従ってレジスタ（１４）と比較器（１６
）を制御する。即ちレジスタ（３）への書込みが発生す
ると、制御回路（１３）はレジスタ（１４）と比較器（
１６）を活性化する。このときレジスタ（１４）に取り
込まれた内容に拘らず比較器（６）は検出信号を発生す
る。また予め比較データレジスタ（１５）に検出すべき
状態を現わす値を格納しておき、レジスタ（１４）に取
り込まれた内容と比較して一致不一致を検出して信号を
発することもできる。
（７）発明の効果
このようにして本発明によるとＬＳＩの同一チップ上に
内部状態遷移検出手段を設けているため、様々な状態遷
移の変化点を容易、確実に検出することができる。即ち
ＬＳＩの外部からは検出が不可能であった内部の状態変
化を見切に捕えることが可能になり、ハードウェア障害
、或いはプログラムの誤りの発見が極めて容易になる。
内部状態遷移検出手段を設けているため、様々な状態遷
移の変化点を容易、確実に検出することができる。即ち
ＬＳＩの外部からは検出が不可能であった内部の状態変
化を見切に捕えることが可能になり、ハードウェア障害
、或いはプログラムの誤りの発見が極めて容易になる。
併せて外部付加回路が不要でありＬＳＩとして閉じた系
を、その内部で診断できる効果があり、従来不可能であ
ったＬＳＩ内部の診断も可能である。またレジスタを監
視することのみでな（、バスという共通線路上で監視す
るからハードウェア追加量が極めて少なくてすむ。
を、その内部で診断できる効果があり、従来不可能であ
ったＬＳＩ内部の診断も可能である。またレジスタを監
視することのみでな（、バスという共通線路上で監視す
るからハードウェア追加量が極めて少なくてすむ。
第１図は本発明の一実施例の構成を示す図、第２図は第
１図中の状態遷移検出回路の具体例を示す図である。 （１）−・ローカルストレージ、 ＋２） （３１（
４１−・−レジスタ（５）・−演算回路、 （６）
−Ｘバス（７）−・Ｙバス、 （８）−Ｚバス（
９）−状態遷移検出回路 （１１）−・検出事象設定レジスタ （１２）−・−・デコーダ、 （１３） −制御回
路（１４） −参照データレジスタ
１図中の状態遷移検出回路の具体例を示す図である。 （１）−・ローカルストレージ、 ＋２） （３１（
４１−・−レジスタ（５）・−演算回路、 （６）
−Ｘバス（７）−・Ｙバス、 （８）−Ｚバス（
９）−状態遷移検出回路 （１１）−・検出事象設定レジスタ （１２）−・−・デコーダ、 （１３） −制御回
路（１４） −参照データレジスタ
Claims (1)
- 【特許請求の範囲】 少なくともデータを格納するレジスタと演算回路とそれ
らの間を接続するデータ伝送用バスとで構成される大規
模集積回路使用の情報処理装置において、以下の各手段
を前記大規模集積回路の同一チップ上に設けたことを特
徴とする情報処理装置。 （イ）検出すべき動作状態を予め設定しておく手段（ロ
）前記手段で設定された動作が発生したことを検出する
手段 （ハ）検出された動作と同一動作を更に設定しておく手
段 （ニ）期待結果を予め格納しておく手段（ホ）前記更に
設定しておいた手段の内容と期待結果格納手段の内容と
を比較する手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234671A JPS59121451A (ja) | 1982-12-27 | 1982-12-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234671A JPS59121451A (ja) | 1982-12-27 | 1982-12-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121451A true JPS59121451A (ja) | 1984-07-13 |
Family
ID=16974643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234671A Pending JPS59121451A (ja) | 1982-12-27 | 1982-12-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121451A (ja) |
-
1982
- 1982-12-27 JP JP57234671A patent/JPS59121451A/ja active Pending
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