JPH02193237A - Ｒａｍ診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はＲＡＭの故障または不良を診断するＲＡＭ診
断回−に関し、特に中央処理装置（ＣＰＵ）に負担をか
けることなく高速で診断できるＲＡＭ診断回路に関する
ものである。

［従来の技術］ 第４図は従来のＲＡＭ診断回路を示すブロック図であり
、図において、（１）はＣＰＵ、（５）はプログラムを
記憶しているＲＯＭ、（１３）はアドレス線のドライバ
、（１，４）はデータ線のトランシーバ、（１５）はコ
ントロール信号のドライバ、（１Ｂ）はアドレス線、（
１７）はデータ線、（１Ｂ）はコントロール信号線であ
る。（３０）は被診断ＲＡＭで、第４図ではプリント配
線板等の基板に半導体集積回路で構成されたＲＡＭを複
数個配置したＲＡＭカードである。ＤＳＡＣＫＯ，ＤＳ
ＡＣＫＩはデータ転送およびサイズのアクルッジ信号を
示している。

次に動作について説明する。ＣＰ　Ｕ　（１）は、ＲＯ
Ｍ　（５）に記憶されているプログラムにより、ＲＡＭ
カード（３０）の領域全部にデータを書き込みに行く。

例えば、ＲＡＭカード（３ｏ）が＄　８０００００〜８
ＰＰＰＰＰ番地までデータを記憶できるとすればその領
域全部にあるデータ、例えば＄　５５５５５５５５を書
き込む。次にＣＰ　Ｕ　（１）は、ＲＡＭカード（３０
）からデータを読み込み、先に書き込んだデータと一致
するかどうか調べ、一致していたらＲＡＭカード（３０
）は正常であり、一致していなかったら不良と判定する
。

［発明が解決しようとする課題］ 従来のＲＡＭ診断回路は以上のように構成されているの
で、ＣＰＵ（１）が命令コードをフェッチする時間、読
みとったデータが正確であるかどうか判断する時間など
があり、ＲＡＭカード（３０）が大容量化するにつれて
、診断のためにかなり時間を費さなければならないなど
の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵに負担をかけずに、高速でＲＡＭを診
断できる回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係るＲＡＭ診断回路は、ＣＰＵの制御のもと
に被診断ＲＡＭに書き込んだデータと同一のデータを診
断用データ記憶素子に記憶させ、ＣＰＵに代ってアドレ
スを発生するアドレス発生回路及びＣＰＵに代ってタイ
ミングを発生するタイミング発生回路の出力に従って被
診断ＲＡＭから読み出したデータと診断用データ記憶素
子から読み出したデータとを比較するものである。

［作　用］ この発明においては、ＣＰＵに代ってアドレスを発生す
るアドレス発生回路及びＣＰＵに代ってタイミングを発
生するタイミング発生回路の出力に従って、被診断ＲＡ
Ｍから読み出したデータと診断用データ記憶素子から読
み出したデータとを比較して故障などを診断するから、
ＣＰＵが命令をフェッチする時間、読み取ったデータが
正確であるかどうか判断する時間等が不要となる。

［実施例］ 第１図は、この発明の一実施例を示すブロック図である
。（１）はＣＰＵで、この実施例ではモトローラ社製３
２ビツトマイクロプロセツサ「ＭＣ６８０２０（商標）
」である。（２）はＲＡＭカードに書き込んだデータと
同じものを記憶させる記憶素子で、診断用データ記憶素
子と称することとし、この実施例では２ポ一トＲＡＭで
ある。（８）は２ボートＲＡ　Ｍ　（２）からのデータ
とＲＡＭカード（３０）からのデータとを比較するコン
パレータ、（４）はデコーダで、カウンタなどの素子を
選択する回路である。即ち、２ポー）　ＲＡ　Ｍ　（２
）のチップセレクトのタイミング信号を作ったり、後述
のカウンタ（６）の初期状態をセットする時、つまりＲ
ＡＭカード（３０）の最初のアドレスをセットする時の
タイミング信号を作ったり、後述のＤ−ＦＦ（８）にデ
ータをラッチする時のタイミング信号を作ったりする回
路である。

（５）はプログラムを記憶しているＲＯＭ、（６）はア
ドレスを生成するカウンタ、（７）はＣＰＵ（１）から
のアドレスとカウンタ（６）からのアドレスを選択する
マルチプレクサ、（Ｂ）はＲＡＭカードの最終アドレス
を記憶するＤ−フリップフロップ（以下、Ｄ−ＦＦと記
す）　、（９）はカウンタ（６）のアドレスとＤ　−Ｆ
　Ｆ　（８）に記憶しているアドレスとを比較するコン
パレータ、（１０）ハＣＰ　Ｕ（１）からのデータを有
効にするかどうかのゲート、（１１）はＣＰ　Ｕ　（１
）の代りにコントロール信号を生成するタイミング発生
回路、（１２）はＣＰ　Ｕ　（１）のコントロール信号
とタイミング発生回路（１１）からのコントロール信号
を選択するマルチプレクサ、（１３）アドレス線のドラ
イバ、（１４）データ線のトランシーバ、（１５）はコ
ントロール信号のドライノく、（１Ｂ）はアドレス線、
（Ｉ７）はデータ線、（１８）はコントロール信号線、
（１９）はＲＡＭカード（３０）からのデータ線である
。

次に動作を説明する。

先ず、ＣＰＵ制御によりＲＡＭカード（３０）にデータ
を書き込む。マルチプレクサ（７）は、ＣＰＵ（１）の
ライト信号によりＡのライン、つまりＣＰＵ　（１）か
らのアドレスを選択し、ゲート（１０）もまたｃ　ｐ　
Ｕ　（１）からのライト信号によりゲートを開く、また
マルチプレクサ（１２）もＣＰ　Ｕ　（１）からのライ
ト信号によりＢのライン、つまりＣＰ　Ｕ　（１）から
のコントロール信号を選択する。こうすることによりＣ
Ｐ　Ｕ　（１）からのアドレス発生回路、コントロール
信号はＲＡＭカード（３０）に与えられ、ＲＡＭカード
（３０）にデータが書き込まれる。また、この時、同時
に２ボートＲＡ　Ｍ　（２）にもＲＡＭカード（３０）
に書き込んだデータと同じデータを書き込む。

次に、ＲＡＭカード（３０）からデータを読み出してデ
ータを比較判断する動作について説明する。

先ず、Ｄ　−Ｆ　Ｆ　（８）にＲＡＭカード（３０）の
最終アドレスをセットする。次に、カウンタ（６）にＲ
ＡＭカード（３０）の最初のアドレスをセットする。マ
ルチプレクサ（７）はＢを選択、マルチプレクサ（１２
）はＡを選択する。これにより、ＣＰＵ（１）はＲＡＭ
カード（３０）から切り離され、その後はＣＰＵ　（１
）の制御でなくなり、ハードウェアの制御になる。即ち
、タイミング発生回路（１１）のタイミングにより、カ
ウンタ（６）のカウンタ値を順次上げていくことにより
、そのアドレス値に応じたデータが入ってくる。その入
ってきたデータと２ボー）　ＲＡ　Ｍ　（２）からのデ
ータをコンパレータ（３）で、ＤＡＳＣＫ信号のタイミ
ングに合せて比較し、等しくなかったらＣＰ　Ｕ　（１
）に割り込みをかける。

そして、誤りがあったことを表示する。

同じだったら次のアドレスへと進む。この動作の終了は
コンパレータ（９）で、Ｄ　−Ｆ　Ｆ　（８）の値とカ
ウンタ（６）の値が等しくなった時にＣＰＵ（１）に割
り込みをかけ、動作の終了を判断する。

次に、タイミング発生回路（１１）の動作について説明
する。この回路はＣＰ　Ｕ　（１）のかわりにコントロ
ール信号を生成し、また、カウンタ（６）の値を上げる
などのタイミングを取る回路である。第２図は、このタ
イミング発生回路の一例を示す回路図である。先ず、カ
ウンタ（２０）にＣＬＫ　（クロック）信号が入ってき
て、カウンタ値を上げる。

ＡＮＤゲート（２１）は、カウンタ（２０）に入ってき
たＣＬＫ数が半波長ごとに観測できる。そのＡＮＤゲー
ト（２１）の値により、ＮＯＲゲート（２２）でＡＳ（
アドレス・ストローブ）、ＤＳ（データ・ストローブ）
信号を生成する。ＯＲゲート（２３）によりＤＢＥＮ　
（データやバッファ・イネーブル）信号を生成する。（
２４）、　（２５）、　　（２Ｂ）のロジック回路によ
り、Ｓ３サイクルの時ＤＡＣＫ信号が“Ｌｌになってい
ないとＣＬＫ信号がカウンタ（２ｏ）に入力されないよ
うに（２６）のゲートを閉じる。この理由は、ＤＳＡＣ
Ｋ信号は、ＲＡＭカード（３０）がデータ出力が確定し
たという信号であり、ＤＳＡＣＫ信号が“Ｌ″になって
データ出力が確定するまで現状を維持する。そのため、
ＣＬＫ入力を止めてカウンタ値が変化しないようにする
。これはＣＰＵ　（１）のタイミングと同じにするため
である。タイミング発生回路のタイミングを示す線図を
第３図（ａ）に示す。モトローラ社製３２ビツトマイク
ロプロセツサｒＭｃ６８０２０　（商標）」のタイミン
グを示す線図である第３図（ｂ）と同じになっているの
がわかる。

なお、第２図に示すタイミング発生回路（１１）が動作
するのは、ＲＡＭカード（３０）からデータを読み出す
ときだけで、このときＲＡＭカード（３０）へのＲ／Ｗ
信号は“Ｈ°レベルにしている。

上記実施例では、診断用データ記憶素子（２）として２
ボ一トＲＡＭを使用したが、ＲＡＭカード（３０）のど
のアドレスにも同じデータしか書き込まない場合は、２
ボートＲＡ　Ｍ　（２）にかえて、Ｄ−ＦＦを使いデー
タをラッチするだけでもよい。

即ち、ＲＡＭカード（３０）の全アドレスに同じデータ
を書き込むとすれば２ボートＲＡ　Ｍ　（２）にアドレ
スごとのデータを持つ必要がない。診断を始める前に、
ＲＡＭカード（３０）に書き込むデータをＤ−ＦＦにラ
ッチして、次に、そのデータをＲＡＭカード（３０）の
全領域に書き込む。そして、Ｄ−ＦＦのデータとＲＡＭ
カード（３０）から読み出したデータとを比較して、等
しいか否か判別する。この場合は、２ボ一トＲＡＭから
のデータかＤ−ＦＦのデータかの違いだけで、その他の
動作は上記実施例と同じである。

なお、ＣＰＵ（１＞は他のＣＰｔＪても同様に実施でき
る。

また、第１図に示す回路をＣＰＵと共に組み込んで、１
チツプ化することもできる。

［発明の効果］ この発明は以上説明したとおり、被診断ＲＡＭに書き込
んだデータと同一のデータを診断用データ記憶素子に記
憶させて、ＣＰＵに代ってアドレスを発生するアドレス
発生回路及びＣＰＵに代ってタイミングを発生するタイ
ミング発生回路の出力に従って、被診断ＲＡＭから読み
出したデータと診断用データ記憶素子から読み出したデ
ータとを比較して故障などを診断するから、ＣＰＵに負
担をかけることなく高速でＲＡＭを診断することができ
る。また、ＣＰＵはＲＡＭを診断している間、他の仕事
が出来るという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例におけるタイミング発生回路の一
例を示す回路図、第３図（ａ）はタイミング発生回路の
タイミングを示す線図、第３図（ｂ）はＭ　Ｃ８８０２
０（商標）のタイミングを示す線図、第４図は従来のＲ
ＡＭ診断回路を示すブロック図である。 図において、（１）はＣＰＵ、＜２）は２ボ一トＲＡＭ
（診断用データ記憶素子）　、（８）はコンパレータ、
（６）はカウンタ、（１１）はタイミング発生回路、（
３０）は被診断ＲＡＭである。 なお、 す。 図中、 同一符号は同−又は相当部分を示

Claims (1)

【特許請求の範囲】
1. 中央処理装置の制御のもとに被診断ＲＡＭに書き込んだ
   データと同一データを記憶させる診断用デター記憶素子
   と、前記中央処理装置に代ってアドレスを発生するアド
   レス発生回路と、前記中央処理装置に代ってタイミング
   を発生するタイミング発生回路と、前記アドレス発生回
   路及びタイミング発生回路の出力に従って、前記被診断
   ＲＡＭから読み出したデータと前記診断用データ記憶素
   子から読み出したデータとを比較するコンパレータとを
   備えたＲＡＭ診断回路