JPS594051B2 - ワンチツプ・マイクロプロセツサのテスト処理方式 - Google Patents
ワンチツプ・マイクロプロセツサのテスト処理方式Info
- Publication number
- JPS594051B2 JPS594051B2 JP54008978A JP897879A JPS594051B2 JP S594051 B2 JPS594051 B2 JP S594051B2 JP 54008978 A JP54008978 A JP 54008978A JP 897879 A JP897879 A JP 897879A JP S594051 B2 JPS594051 B2 JP S594051B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- output
- chip microprocessor
- bus
- output port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、ワンチップ・マイクロプロセッサのテスト処
理方式、特にワンチップ・マイクロプロセッサの内部状
態をテストするに当つて、当該ワンチップ・マイクロプ
ロセッサの評価に用いられる評価用プロセッサが内部バ
ス上のデータを出力ポートから外部バス上に排出するよ
う構成されることを利用し、上記内部バス上のデータを
上記外部バス上で監視するようにしたワンチップ・マイ
クロプロセッサのテスト処理方式に関するものである。
理方式、特にワンチップ・マイクロプロセッサの内部状
態をテストするに当つて、当該ワンチップ・マイクロプ
ロセッサの評価に用いられる評価用プロセッサが内部バ
ス上のデータを出力ポートから外部バス上に排出するよ
う構成されることを利用し、上記内部バス上のデータを
上記外部バス上で監視するようにしたワンチップ・マイ
クロプロセッサのテスト処理方式に関するものである。
例えば命令格納用メモリ、レジスタ、データ・メモリと
して働らくランダム・アクセス・メモリ、命令レジスタ
、命令解読デコーダ、演算処理部、入出力ポートなどを
ワンチップに内蔵するいわゆるワンチップ・マイクロプ
ロセッサの評価には最終的にはワンチップ化されて製造
されるが、個々のユーザの仕様によつて変更されると考
えられる命令格納用メモリや出力ポート用データ変換メ
モリを外付けするように構成される評価用プロセッサが
用意されることが多い。
して働らくランダム・アクセス・メモリ、命令レジスタ
、命令解読デコーダ、演算処理部、入出力ポートなどを
ワンチップに内蔵するいわゆるワンチップ・マイクロプ
ロセッサの評価には最終的にはワンチップ化されて製造
されるが、個々のユーザの仕様によつて変更されると考
えられる命令格納用メモリや出力ポート用データ変換メ
モリを外付けするように構成される評価用プロセッサが
用意されることが多い。
このようなプロセッサにおいて実際にプログラムを実行
しつつ内部レジスタの内容やランダム・アクセス・メモ
リの内容を監視する場合、従来上記レジスタやメモリの
内容を外部に取出すための専用端子がもうけられていた
。
しつつ内部レジスタの内容やランダム・アクセス・メモ
リの内容を監視する場合、従来上記レジスタやメモリの
内容を外部に取出すための専用端子がもうけられていた
。
しかし、端子数に制限があるために、各種の工夫が考慮
される。本発明は上記の点を解決することを目的として
おわ、上記監視に当つて上記内容を同時に外部に取出す
ことを必らずしも必要としない点に着目すると共に上記
出力ポート用データ変換メモリが外部出力バスに外付け
される点に着目し、上記外部出力バス上でデータ監視を
行なうことによつて、比較的簡単に内部状態チエツクを
行ない得るようにすることを目的としている。そしてそ
のため、本発明のワンチツプ・マイクロプロセツサのテ
スト処理方式は、少なくとも演算処理部と１つまたは複
数のレジスタとランダム・アクセス・メモリとを内蔵し
、上記演算処理部と上記レジスタと上記ランダム・アク
セス・メモリとが内部バスに接続されてなり、与えられ
た命令を解胱し当該命令に対応した処理を実行するワン
チツプ・マイクロプロセツサにおいて、上記演算処理部
による処理結果が出力される内部バスに出力ポートが接
続されてなシ、該出力ポートは上記内部バス上のデータ
をスルーで外部出力バス上に送出するよう構成されると
共に、上記ワンチツプ・マイクロプロセツサが与えられ
た命令にもとづく処理として上記外部出力バス上に接続
されたラツチ回路にデータをラツチするか否かを指示す
る指示信号を外部端子に出力するよう構成され、上記演
算処理部による処理結果を上記出力ポートを介して上記
外部出力バス上で監視することを特徴としている。以下
図面を参照しつつ説明する。第１図は本発明の一実施例
構成を示し、第２図はその動咋を説明するタイム・チヤ
ートを示す。
される。本発明は上記の点を解決することを目的として
おわ、上記監視に当つて上記内容を同時に外部に取出す
ことを必らずしも必要としない点に着目すると共に上記
出力ポート用データ変換メモリが外部出力バスに外付け
される点に着目し、上記外部出力バス上でデータ監視を
行なうことによつて、比較的簡単に内部状態チエツクを
行ない得るようにすることを目的としている。そしてそ
のため、本発明のワンチツプ・マイクロプロセツサのテ
スト処理方式は、少なくとも演算処理部と１つまたは複
数のレジスタとランダム・アクセス・メモリとを内蔵し
、上記演算処理部と上記レジスタと上記ランダム・アク
セス・メモリとが内部バスに接続されてなり、与えられ
た命令を解胱し当該命令に対応した処理を実行するワン
チツプ・マイクロプロセツサにおいて、上記演算処理部
による処理結果が出力される内部バスに出力ポートが接
続されてなシ、該出力ポートは上記内部バス上のデータ
をスルーで外部出力バス上に送出するよう構成されると
共に、上記ワンチツプ・マイクロプロセツサが与えられ
た命令にもとづく処理として上記外部出力バス上に接続
されたラツチ回路にデータをラツチするか否かを指示す
る指示信号を外部端子に出力するよう構成され、上記演
算処理部による処理結果を上記出力ポートを介して上記
外部出力バス上で監視することを特徴としている。以下
図面を参照しつつ説明する。第１図は本発明の一実施例
構成を示し、第２図はその動咋を説明するタイム・チヤ
ートを示す。
第１図において、１はワンチツプ・マイクロプロセツサ
であつて図示の場合命令格納用メモリや出力ポート用デ
ータ変換メモリが外付けされるよう構成されているもの
を表わす。２は命令格納用メモリ、３は出力ポート用デ
ータ変換メモリ、４−０，４−１は夫々ラツチ回路、５
はプログラム・アドレス・レジスタ又はプログラム・カ
ワンタ（以下アドレス・レジスタという）、６は命令レ
ジスタであつて命令格納用メモリ２から読出された命令
がセツトされるもの、７は命令解読デコーダ、８は演算
処理部、９，１０，１１は夫々レジスタ、１２はランダ
ム・アクセス・メモリ、１３，１４，１５は夫々内部バ
ス、１６は出力ポートであつて内部バス１５に接続され
るもの、１７は外部出力バス、１８はクロツク信号線、
１９は指示信号線であつて該信号線が論理［０」にある
とき上述のラツチ回路４−０，４−１がセツトされるも
のを表わしている。
であつて図示の場合命令格納用メモリや出力ポート用デ
ータ変換メモリが外付けされるよう構成されているもの
を表わす。２は命令格納用メモリ、３は出力ポート用デ
ータ変換メモリ、４−０，４−１は夫々ラツチ回路、５
はプログラム・アドレス・レジスタ又はプログラム・カ
ワンタ（以下アドレス・レジスタという）、６は命令レ
ジスタであつて命令格納用メモリ２から読出された命令
がセツトされるもの、７は命令解読デコーダ、８は演算
処理部、９，１０，１１は夫々レジスタ、１２はランダ
ム・アクセス・メモリ、１３，１４，１５は夫々内部バ
ス、１６は出力ポートであつて内部バス１５に接続され
るもの、１７は外部出力バス、１８はクロツク信号線、
１９は指示信号線であつて該信号線が論理［０」にある
とき上述のラツチ回路４−０，４−１がセツトされるも
のを表わしている。
本発明は上述の評価用プロセツサに限られるものではな
いが、いわゆる評価用プロセツサ１は図示の如く命令格
納用メモリ２や出力ポート用データ変換メモリ３が外付
けされるよう構成される。
いが、いわゆる評価用プロセツサ１は図示の如く命令格
納用メモリ２や出力ポート用データ変換メモリ３が外付
けされるよう構成される。
言うまでもなく、完成されたワンチツプ・マイクロプロ
セツサにおいては、上記命令格納用メモリ２はチツプ上
に内蔵され、上記出力ポート用データ変換メモリ３は上
記出力ポート１６に内蔵される。アドレス・レジスタ５
の内容にもとづいて命令格納用メモリ２の当該番地がア
クセスされ、当該番地の内容が命令レジスタ６にセツト
される。
セツサにおいては、上記命令格納用メモリ２はチツプ上
に内蔵され、上記出力ポート用データ変換メモリ３は上
記出力ポート１６に内蔵される。アドレス・レジスタ５
の内容にもとづいて命令格納用メモリ２の当該番地がア
クセスされ、当該番地の内容が命令レジスタ６にセツト
される。
該命令レジスタ６にセツトされた命令は命令デコーダ７
によつて解読され、当該命令に対応した処理が行なわれ
る。即ち、周知の如くレジスタ９，１０，１１の内容や
ランダム・アクセス・メモリ１２の内容が内部バス１３
，１４を介して演算処理部８に導びかれて演算され、そ
の結果が内部バス１５を介してレジスタ９，１０，１１
やランダム・アクセス・メモリ１２に格納される。この
とき内部バス１５上に乗つたデータは出力ポート１６を
スルーで通つて外部出力バス１７上にいわゆるタレ流し
形式で出力される。そして、命令デコーダ７による命令
解読の結果、当該命令が「完成されたワンチツプ・マイ
クロプロセツサに訃けるポート出力命令」であつた場合
には指示信号線１９上に論理「０」の信号ＰＬＣを発す
るようにされる。これによつて上記外部出力バス１７上
に乗つているデータがメモリ３によつてコード変換され
た形でラツチ回路４−０，４−１にラツチされる。即ち
完成されたワンチツプ・マイクロプロセツサにおいて出
力ポートから出力されるべきデータがラツチ回路４−０
，４−１を介して得られる。第２図は第１図図示の構成
の動作を説明するタイム・チヤートを示している。
によつて解読され、当該命令に対応した処理が行なわれ
る。即ち、周知の如くレジスタ９，１０，１１の内容や
ランダム・アクセス・メモリ１２の内容が内部バス１３
，１４を介して演算処理部８に導びかれて演算され、そ
の結果が内部バス１５を介してレジスタ９，１０，１１
やランダム・アクセス・メモリ１２に格納される。この
とき内部バス１５上に乗つたデータは出力ポート１６を
スルーで通つて外部出力バス１７上にいわゆるタレ流し
形式で出力される。そして、命令デコーダ７による命令
解読の結果、当該命令が「完成されたワンチツプ・マイ
クロプロセツサに訃けるポート出力命令」であつた場合
には指示信号線１９上に論理「０」の信号ＰＬＣを発す
るようにされる。これによつて上記外部出力バス１７上
に乗つているデータがメモリ３によつてコード変換され
た形でラツチ回路４−０，４−１にラツチされる。即ち
完成されたワンチツプ・マイクロプロセツサにおいて出
力ポートから出力されるべきデータがラツチ回路４−０
，４−１を介して得られる。第２図は第１図図示の構成
の動作を説明するタイム・チヤートを示している。
図示の如くプロセツサ１の処理はクロツクφ１とφ２と
に同期して実行され、例えば図示の如くクロツクφ１に
同期して＃１命令、ポート出力命令、＃３命令、＃４命
令、・・・・・・が読出され、クロツクφ２に同期して
夫々の命令に対応した処理結果が図示出力ポート１６の
端子０。ないし０３に現われる。勿論、図示＃１命令、
＃３命令、＃４命令に対応した処理結果は上述の如くレ
ジスタやランダム・アクセス・メモリに格納されること
は言うまでもない。上述出力ポート１６の端子に現われ
た処理結果は外部出力バス１７上に乗つておシ、図示し
ない監視部によつて監視される。ただ第２図図示の如く
ポート出力命令の場合、指示信号Ｆ［でが与えられ、ク
ロツクφ２に同期してポート出力結果がメモリ３を介し
てラツチ回路４−０，４−１にセツトされる。本発明の
場合、次の点を考慮してなされており、次の利点をそな
えている。
に同期して実行され、例えば図示の如くクロツクφ１に
同期して＃１命令、ポート出力命令、＃３命令、＃４命
令、・・・・・・が読出され、クロツクφ２に同期して
夫々の命令に対応した処理結果が図示出力ポート１６の
端子０。ないし０３に現われる。勿論、図示＃１命令、
＃３命令、＃４命令に対応した処理結果は上述の如くレ
ジスタやランダム・アクセス・メモリに格納されること
は言うまでもない。上述出力ポート１６の端子に現われ
た処理結果は外部出力バス１７上に乗つておシ、図示し
ない監視部によつて監視される。ただ第２図図示の如く
ポート出力命令の場合、指示信号Ｆ［でが与えられ、ク
ロツクφ２に同期してポート出力結果がメモリ３を介し
てラツチ回路４−０，４−１にセツトされる。本発明の
場合、次の点を考慮してなされており、次の利点をそな
えている。
即ち、（１）内部状態チエツクに当つては必らずしも各
種の内部状態情報を同時に並列的に取出すことを必要と
しない点に着目して、必要最小限のポート数をもうけれ
ば足りる。
種の内部状態情報を同時に並列的に取出すことを必要と
しない点に着目して、必要最小限のポート数をもうけれ
ば足りる。
（２）内部レジスタの内容やランダム・アクセス・メモ
リの内容を探知する場合、演算処理部８を経由して外部
に取出しても問題のないことが多く、逆に演算処理部８
を経由して演算結果として知ることの方がよジ有効な情
報であることが多い点に着目して、上記内容探知のため
に特別なデータ線を省略している。
リの内容を探知する場合、演算処理部８を経由して外部
に取出しても問題のないことが多く、逆に演算処理部８
を経由して演算結果として知ることの方がよジ有効な情
報であることが多い点に着目して、上記内容探知のため
に特別なデータ線を省略している。
（３）上記内部状態を取出すポートとして上述の如く評
価用プロセツサにおける出力ポート用データ変換メモリ
などを外付けするポートを用いると、内部状態取出しの
みのための専用ポートを省略でき、特別な制御タイミン
グ信号を用意する必要がない。
価用プロセツサにおける出力ポート用データ変換メモリ
などを外付けするポートを用いると、内部状態取出しの
みのための専用ポートを省略でき、特別な制御タイミン
グ信号を用意する必要がない。
ただ外部出力バス１７を兼用するために上述の指示信号
Ｆてでを必要とするが、元来存在するポート出力制御信
号を用いれば足勺る。（４）もともと、内部バス１５上
のデータを出力ポート１６に出力する動作や演算処理部
８による演算結果を内部バス１５上に乗せる動洋は、ワ
ンチツプ・マイクロプロセツサにそなわつている。
Ｆてでを必要とするが、元来存在するポート出力制御信
号を用いれば足勺る。（４）もともと、内部バス１５上
のデータを出力ポート１６に出力する動作や演算処理部
８による演算結果を内部バス１５上に乗せる動洋は、ワ
ンチツプ・マイクロプロセツサにそなわつている。
このことから、第２図図示＃１命令、＃３命令、＃４命
令、・・・・・・などによつて上記動作をあわせ行なわ
せるよう命令デコーダ７に多少の変更を加えるだけで足
ジる。以上説明した如く、本発明によればワンチツプ・
マイクロプロセツサの内部状態チエツクなどのためのテ
ストを簡単な構成で、しかも簡単に行なうことが可能と
なる。
令、・・・・・・などによつて上記動作をあわせ行なわ
せるよう命令デコーダ７に多少の変更を加えるだけで足
ジる。以上説明した如く、本発明によればワンチツプ・
マイクロプロセツサの内部状態チエツクなどのためのテ
ストを簡単な構成で、しかも簡単に行なうことが可能と
なる。
第１図は本発明の一実施例構成を示し、第２図はその動
洋を説明するタイム・チヤートを示す。
洋を説明するタイム・チヤートを示す。
Claims (1)
- １ 少なくとも演算処理部と１つまたは複数のレジスタ
とランダム・アクセス・メモリとを内蔵し、上記演算処
理部と上記レジスタと上記ランダム・アクセス・メモリ
とが内部バスに接続されてなり、与えられた命令を解読
し当該命令に対応した処理を実行するワンチップ・マイ
クロプロセッサにおいて、上記演算処理部による処理結
果が出力される内部バスに出力ポートが接続されてなり
、該出力ポートは上記内部バス上のデータをスルーで外
部出力バス上に送出するよう構成されると共に、上記ワ
ンチップ・マイクロプロセッサが与えられた命令にもと
づく処理として上記外部出力バス上に接続されたラッチ
回路にデータをラッチするか否かを指示する指示信号を
外部端子に出力するよう構成され、上記演算処理部によ
る処理結果を上記出力ポートを介して上記外部出力バス
上で監視することを特徴とするワンチップ・マイクロプ
ロセッサのテスト処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54008978A JPS594051B2 (ja) | 1979-01-29 | 1979-01-29 | ワンチツプ・マイクロプロセツサのテスト処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54008978A JPS594051B2 (ja) | 1979-01-29 | 1979-01-29 | ワンチツプ・マイクロプロセツサのテスト処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55110349A JPS55110349A (en) | 1980-08-25 |
| JPS594051B2 true JPS594051B2 (ja) | 1984-01-27 |
Family
ID=11707771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54008978A Expired JPS594051B2 (ja) | 1979-01-29 | 1979-01-29 | ワンチツプ・マイクロプロセツサのテスト処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594051B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004433A1 (en) * | 1985-01-22 | 1986-07-31 | Sony Corporation | Memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141760A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Semiconductor information processor |
| JPS59211123A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体集積回路 |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
-
1979
- 1979-01-29 JP JP54008978A patent/JPS594051B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004433A1 (en) * | 1985-01-22 | 1986-07-31 | Sony Corporation | Memory device |
| EP0210277A1 (en) * | 1985-01-22 | 1987-02-04 | Sony Corporation | Universal package |
| GB2183065A (en) * | 1985-01-22 | 1987-05-28 | Sony Corp | Memory device |
| EP0210277B1 (en) * | 1985-01-22 | 1993-03-31 | Sony Corporation | Universal package |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55110349A (en) | 1980-08-25 |
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