JPH10206501A - 半導体集積回路装置およびそのテスト方法 - Google Patents
半導体集積回路装置およびそのテスト方法Info
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- JPH10206501A JPH10206501A JP9008495A JP849597A JPH10206501A JP H10206501 A JPH10206501 A JP H10206501A JP 9008495 A JP9008495 A JP 9008495A JP 849597 A JP849597 A JP 849597A JP H10206501 A JPH10206501 A JP H10206501A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置において、通常モードで
使用する内蔵ＲＯＭに書かれた命令による動作テストを
実施可能とし、チップ面積の縮小を図る。 【解決手段】 内蔵ＲＯＭ２と、内蔵ＲＯＭ２のアドレ
スデータを格納したプログラムカウンタ５と、外部入力
端子６から入力されるデータを格納するレジスタ６と、
アドレスデコーダ３と、通常・テストモードを判別可能
なモード信号を入力し、通常モード時にはプログラムカ
ウンタ５に格納されたアドレスデータをアドレスデコー
ダ３へアドレス信号として出力し、テストモード時には
レジスタ７に格納されたデータをアドレスデコーダ３へ
アドレス信号として出力する選択回路４とを備えてい
る。テストモード時に、予めレジスタ７に格納されたデ
ータをアドレスデコーダ３へ入力することにより、内蔵
ＲＯＭ２に記憶した命令を実行できる。テストＲＯＭを
必要としないため、チップ面積を縮小できる。
使用する内蔵ＲＯＭに書かれた命令による動作テストを
実施可能とし、チップ面積の縮小を図る。 【解決手段】 内蔵ＲＯＭ２と、内蔵ＲＯＭ２のアドレ
スデータを格納したプログラムカウンタ５と、外部入力
端子６から入力されるデータを格納するレジスタ６と、
アドレスデコーダ３と、通常・テストモードを判別可能
なモード信号を入力し、通常モード時にはプログラムカ
ウンタ５に格納されたアドレスデータをアドレスデコー
ダ３へアドレス信号として出力し、テストモード時には
レジスタ７に格納されたデータをアドレスデコーダ３へ
アドレス信号として出力する選択回路４とを備えてい
る。テストモード時に、予めレジスタ７に格納されたデ
ータをアドレスデコーダ３へ入力することにより、内蔵
ＲＯＭ２に記憶した命令を実行できる。テストＲＯＭを
必要としないため、チップ面積を縮小できる。
Description
【０００１】
【発明の属する技術分野】本発明は、内蔵ＲＯＭ上の任
意の命令を実行する半導体集積回路装置およびそのテス
ト方法に関するものである。
意の命令を実行する半導体集積回路装置およびそのテス
ト方法に関するものである。
【０００２】
【従来の技術】従来より、マイクロコンピュータの命令
テストを行う際には、各命令を羅列したデータが書き込
まれたテスト用ＲＯＭを用いて行っている。図２は従来
の半導体集積回路装置の構成を示すブロック図である。
図２において、１０１はマイクロコンピュータを構成す
る半導体集積回路装置、１０２は内蔵ＲＯＭ、１０３は
テストＲＯＭ、１０４は内蔵ＲＯＭ１０２およびテスト
ＲＯＭ１０３のアドレスデコーダ、１０５はテストモー
ド時にアドレス信号を変換する変換回路、１０６はプロ
グラムカウンタ、１０７はＲＯＭデータバス、１０８は
通常モードおよびテストモードを判別可能なモード信号
を入力するモード端子である。
テストを行う際には、各命令を羅列したデータが書き込
まれたテスト用ＲＯＭを用いて行っている。図２は従来
の半導体集積回路装置の構成を示すブロック図である。
図２において、１０１はマイクロコンピュータを構成す
る半導体集積回路装置、１０２は内蔵ＲＯＭ、１０３は
テストＲＯＭ、１０４は内蔵ＲＯＭ１０２およびテスト
ＲＯＭ１０３のアドレスデコーダ、１０５はテストモー
ド時にアドレス信号を変換する変換回路、１０６はプロ
グラムカウンタ、１０７はＲＯＭデータバス、１０８は
通常モードおよびテストモードを判別可能なモード信号
を入力するモード端子である。
【０００３】この従来の半導体集積回路装置１０１で
は、通常モードで使用する内蔵ＲＯＭ１０２とは別に、
テストモードで使用するテストＲＯＭ１０３を備えてい
た。モード端子１０８から入力されるモード信号によ
り、変換回路１０５は、通常モードでは、プログラムカ
ウンタ１０６の出力データをそのまま内蔵ＲＯＭ１０２
のアドレスとしてアドレスデコーダ１０４に入力し、ま
た、テストモードでは、プログラムカウンタ１０６の出
力データをテストＲＯＭ１０３のアドレスに変換してア
ドレスデコーダ１０４に入力する。したがって、通常モ
ードでは、内蔵ＲＯＭ１０２のデータを読み出し、ＲＯ
Ｍデータバス１０７にデータが出力され、テストモード
では、テストＲＯＭ１０３のデータを読み出し、ＲＯＭ
データバス１０７にデータが出力される仕組みになって
いる。テストモードでは、テストＲＯＭ１０３に書かれ
た命令を順次行うことによって各命令の動作テストをし
ている。
は、通常モードで使用する内蔵ＲＯＭ１０２とは別に、
テストモードで使用するテストＲＯＭ１０３を備えてい
た。モード端子１０８から入力されるモード信号によ
り、変換回路１０５は、通常モードでは、プログラムカ
ウンタ１０６の出力データをそのまま内蔵ＲＯＭ１０２
のアドレスとしてアドレスデコーダ１０４に入力し、ま
た、テストモードでは、プログラムカウンタ１０６の出
力データをテストＲＯＭ１０３のアドレスに変換してア
ドレスデコーダ１０４に入力する。したがって、通常モ
ードでは、内蔵ＲＯＭ１０２のデータを読み出し、ＲＯ
Ｍデータバス１０７にデータが出力され、テストモード
では、テストＲＯＭ１０３のデータを読み出し、ＲＯＭ
データバス１０７にデータが出力される仕組みになって
いる。テストモードでは、テストＲＯＭ１０３に書かれ
た命令を順次行うことによって各命令の動作テストをし
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路装置およびそのテスト方法では、テ
ストＲＯＭ１０３は通常モードで使用する内蔵ＲＯＭ１
０２とは別空間にあるので、本来使用するはずの内蔵Ｒ
ＯＭ１０２の命令による動作はテストされていないとい
う問題があり、また、テストＲＯＭ１０３が存在する分
だけチップ面積が大きくなってしまうという問題があっ
た。
来の半導体集積回路装置およびそのテスト方法では、テ
ストＲＯＭ１０３は通常モードで使用する内蔵ＲＯＭ１
０２とは別空間にあるので、本来使用するはずの内蔵Ｒ
ＯＭ１０２の命令による動作はテストされていないとい
う問題があり、また、テストＲＯＭ１０３が存在する分
だけチップ面積が大きくなってしまうという問題があっ
た。
【０００５】本発明は、上記従来の問題を解決するもの
で、通常モードで使用する内蔵ＲＯＭに書かれた命令に
よる動作テストを実施でき、チップ面積を縮小すること
のできる半導体集積回路装置およびそのテスト方法を提
供することを目的とする。
で、通常モードで使用する内蔵ＲＯＭに書かれた命令に
よる動作テストを実施でき、チップ面積を縮小すること
のできる半導体集積回路装置およびそのテスト方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、命令を記憶した内蔵ＲＯＭと、内蔵ＲＯ
Ｍのアドレスデータを格納したプログラムカウンタと、
外部入力端子から入力されるデータを格納するレジスタ
と、内蔵ＲＯＭのアドレスデコーダと、通常モードおよ
びテストモードを判別可能なモード信号を入力し、通常
モード時にはプログラムカウンタに格納されたアドレス
データをアドレスデコーダへアドレス信号として出力
し、テストモード時にはレジスタに格納されたデータを
アドレスデコーダへアドレス信号として出力する選択回
路とを備えている。
積回路装置は、命令を記憶した内蔵ＲＯＭと、内蔵ＲＯ
Ｍのアドレスデータを格納したプログラムカウンタと、
外部入力端子から入力されるデータを格納するレジスタ
と、内蔵ＲＯＭのアドレスデコーダと、通常モードおよ
びテストモードを判別可能なモード信号を入力し、通常
モード時にはプログラムカウンタに格納されたアドレス
データをアドレスデコーダへアドレス信号として出力
し、テストモード時にはレジスタに格納されたデータを
アドレスデコーダへアドレス信号として出力する選択回
路とを備えている。
【０００７】この構成によれば、テストモード時に、外
部入力端子から入力されレジスタに格納されたデータ
を、選択回路がアドレスデコーダへアドレス信号として
出力することにより、内蔵ＲＯＭに記憶した命令を実行
させることができる。また、従来必要であったテストＲ
ＯＭが不要となるため、チップ面積を縮小することがで
きる。
部入力端子から入力されレジスタに格納されたデータ
を、選択回路がアドレスデコーダへアドレス信号として
出力することにより、内蔵ＲＯＭに記憶した命令を実行
させることができる。また、従来必要であったテストＲ
ＯＭが不要となるため、チップ面積を縮小することがで
きる。
【０００８】請求項２記載の半導体集積回路装置のテス
ト方法は、外部入力端子からデータを入力し、このデー
タを、テストモード時に、命令を記憶した内蔵ＲＯＭの
アドレスデータとして使用することを特徴とする。この
テスト方法によれば、外部入力端子から入力されたデー
タを内蔵ＲＯＭのアドレスデータとして使用することに
より、テストモード時に、内蔵ＲＯＭに記憶した命令を
実行させることができる。また、従来必要であったテス
トＲＯＭが不要となるため、半導体集積回路装置のチッ
プ面積を縮小することができる。
ト方法は、外部入力端子からデータを入力し、このデー
タを、テストモード時に、命令を記憶した内蔵ＲＯＭの
アドレスデータとして使用することを特徴とする。この
テスト方法によれば、外部入力端子から入力されたデー
タを内蔵ＲＯＭのアドレスデータとして使用することに
より、テストモード時に、内蔵ＲＯＭに記憶した命令を
実行させることができる。また、従来必要であったテス
トＲＯＭが不要となるため、半導体集積回路装置のチッ
プ面積を縮小することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態における半導体集積回路装置の構成を示すブロッ
ク図である。図１において、１は半導体集積回路装置、
２は内蔵ＲＯＭ、３は内蔵ＲＯＭ２のアドレスデコー
ダ、４はアドレスデコーダ３に入力するアドレス信号を
選択する選択回路、５はプログラムカウンタ、６は外部
からアドレスとして用いるデータを入力する際の外部入
力端子、７は外部入力端子６から入力されたデータを格
納するレジスタ、８，１０，１１はアドレスバス、９は
通常モードおよびテストモードを判別可能なモード信号
を入力するモード端子、１２はＲＯＭデータバスであ
る。
て、図面を参照しながら説明する。図１は本発明の実施
の形態における半導体集積回路装置の構成を示すブロッ
ク図である。図１において、１は半導体集積回路装置、
２は内蔵ＲＯＭ、３は内蔵ＲＯＭ２のアドレスデコー
ダ、４はアドレスデコーダ３に入力するアドレス信号を
選択する選択回路、５はプログラムカウンタ、６は外部
からアドレスとして用いるデータを入力する際の外部入
力端子、７は外部入力端子６から入力されたデータを格
納するレジスタ、８，１０，１１はアドレスバス、９は
通常モードおよびテストモードを判別可能なモード信号
を入力するモード端子、１２はＲＯＭデータバスであ
る。
【００１０】この実施の形態における半導体集積回路装
置１は、命令を記憶した内蔵ＲＯＭ２と、内蔵ＲＯＭ２
のアドレスデータを格納したプログラムカウンタ５と、
外部入力端子６から入力されるデータを格納するレジス
タ６と、内蔵ＲＯＭ２のアドレスデコーダ３と、通常モ
ードおよびテストモードを判別可能なモード信号を入力
し、通常モード時にはプログラムカウンタ５に格納され
たアドレスデータをアドレスデコーダ３へアドレス信号
として出力し、テストモード時にはレジスタ７に格納さ
れたデータをアドレスデコーダ３へアドレス信号として
出力する選択回路４とを備えている。
置１は、命令を記憶した内蔵ＲＯＭ２と、内蔵ＲＯＭ２
のアドレスデータを格納したプログラムカウンタ５と、
外部入力端子６から入力されるデータを格納するレジス
タ６と、内蔵ＲＯＭ２のアドレスデコーダ３と、通常モ
ードおよびテストモードを判別可能なモード信号を入力
し、通常モード時にはプログラムカウンタ５に格納され
たアドレスデータをアドレスデコーダ３へアドレス信号
として出力し、テストモード時にはレジスタ７に格納さ
れたデータをアドレスデコーダ３へアドレス信号として
出力する選択回路４とを備えている。
【００１１】このように構成される半導体集積回路装置
１について、その動作およびテスト方法を、以下に説明
する。まず、ＲＯＭコードの書かれたファイルの中から
実行したい命令のコードを検索し、その命令の書かれて
いるアドレスのデータを外部入力端子６から入力する。
そのデータはクロックに同期してレジスタ７に格納され
る。
１について、その動作およびテスト方法を、以下に説明
する。まず、ＲＯＭコードの書かれたファイルの中から
実行したい命令のコードを検索し、その命令の書かれて
いるアドレスのデータを外部入力端子６から入力する。
そのデータはクロックに同期してレジスタ７に格納され
る。
【００１２】アドレスバス８からアドレスデコーダ３に
入力される信号は、選択回路４内でモード端子９から入
力されたモード信号によって選択される。すなわち、通
常モード時には、プログラムカウンタ５からアドレスバ
ス１０に出力される信号が、選択回路４で選択されてア
ドレスデコーダ３に入力され、テストモード時には、ア
ドレスバス１０から選択回路４に入力されるレジスタ７
に格納されたデータの信号が、選択回路４で選択されて
アドレスデコーダ３に入力される。したがって、通常モ
ード時もテストモード時も、アドレスデコーダ３に入力
されたアドレスに書かれたデータを内蔵ＲＯＭ２から読
み出してＲＯＭデータバス１２に出力され、そのデータ
の命令が実行される。
入力される信号は、選択回路４内でモード端子９から入
力されたモード信号によって選択される。すなわち、通
常モード時には、プログラムカウンタ５からアドレスバ
ス１０に出力される信号が、選択回路４で選択されてア
ドレスデコーダ３に入力され、テストモード時には、ア
ドレスバス１０から選択回路４に入力されるレジスタ７
に格納されたデータの信号が、選択回路４で選択されて
アドレスデコーダ３に入力される。したがって、通常モ
ード時もテストモード時も、アドレスデコーダ３に入力
されたアドレスに書かれたデータを内蔵ＲＯＭ２から読
み出してＲＯＭデータバス１２に出力され、そのデータ
の命令が実行される。
【００１３】以上のようにこの実施の形態によれば、テ
ストモード時に、外部入力端子６から入力されレジスタ
７に格納されたデータを、選択回路４がアドレスデコー
ダ３へアドレス信号として出力することにより、内蔵Ｒ
ＯＭ２に記憶した命令を実行させることができ、外部入
力端子６からレジスタ７に入力するデータを任意の値に
設定することによって、内蔵ＲＯＭ２上の任意の命令を
実行することが可能となる。また、内蔵ＲＯＭ２上の任
意のアドレスから動作させることが可能なので、半導体
集積回路装置１の動作解析が容易になる。また、従来必
要であったテストＲＯＭが不要となるため、チップ面積
を縮小することができる。
ストモード時に、外部入力端子６から入力されレジスタ
７に格納されたデータを、選択回路４がアドレスデコー
ダ３へアドレス信号として出力することにより、内蔵Ｒ
ＯＭ２に記憶した命令を実行させることができ、外部入
力端子６からレジスタ７に入力するデータを任意の値に
設定することによって、内蔵ＲＯＭ２上の任意の命令を
実行することが可能となる。また、内蔵ＲＯＭ２上の任
意のアドレスから動作させることが可能なので、半導体
集積回路装置１の動作解析が容易になる。また、従来必
要であったテストＲＯＭが不要となるため、チップ面積
を縮小することができる。
【００１４】
【発明の効果】請求項１記載の半導体集積回路装置は、
命令を記憶した内蔵ＲＯＭと、内蔵ＲＯＭのアドレスデ
ータを格納したプログラムカウンタと、外部入力端子か
ら入力されるデータを格納するレジスタと、内蔵ＲＯＭ
のアドレスデコーダと、通常モードおよびテストモード
を判別可能なモード信号を入力し、通常モード時にはプ
ログラムカウンタに格納されたアドレスデータをアドレ
スデコーダへアドレス信号として出力し、テストモード
時にはレジスタに格納されたデータをアドレスデコーダ
へアドレス信号として出力する選択回路とを備えてお
り、テストモード時に、外部入力端子から入力されレジ
スタに格納されたデータを、選択回路がアドレスデコー
ダへアドレス信号として出力することにより、内蔵ＲＯ
Ｍに記憶した命令を実行させることができる。また、外
部入力端子からレジスタに入力するデータを任意の値に
設定することによって、内蔵ＲＯＭ上の任意の命令を実
行することができ、内蔵ＲＯＭ上の任意のアドレスから
動作させることが可能なので、半導体集積回路装置の動
作解析が容易になる。また、従来必要であったテストＲ
ＯＭが不要となるため、チップ面積を縮小することがで
きる。
命令を記憶した内蔵ＲＯＭと、内蔵ＲＯＭのアドレスデ
ータを格納したプログラムカウンタと、外部入力端子か
ら入力されるデータを格納するレジスタと、内蔵ＲＯＭ
のアドレスデコーダと、通常モードおよびテストモード
を判別可能なモード信号を入力し、通常モード時にはプ
ログラムカウンタに格納されたアドレスデータをアドレ
スデコーダへアドレス信号として出力し、テストモード
時にはレジスタに格納されたデータをアドレスデコーダ
へアドレス信号として出力する選択回路とを備えてお
り、テストモード時に、外部入力端子から入力されレジ
スタに格納されたデータを、選択回路がアドレスデコー
ダへアドレス信号として出力することにより、内蔵ＲＯ
Ｍに記憶した命令を実行させることができる。また、外
部入力端子からレジスタに入力するデータを任意の値に
設定することによって、内蔵ＲＯＭ上の任意の命令を実
行することができ、内蔵ＲＯＭ上の任意のアドレスから
動作させることが可能なので、半導体集積回路装置の動
作解析が容易になる。また、従来必要であったテストＲ
ＯＭが不要となるため、チップ面積を縮小することがで
きる。
【００１５】請求項２記載の半導体集積回路装置のテス
ト方法は、外部入力端子から入力されたデータを内蔵Ｒ
ＯＭのアドレスデータとして使用することにより、テス
トモード時に、内蔵ＲＯＭに記憶した命令を実行させる
ことができる。また、外部入力端子から入力するデータ
を任意の値に設定することによって、内蔵ＲＯＭ上の任
意の命令を実行することができ、内蔵ＲＯＭ上の任意の
アドレスから動作させることが可能なので、半導体集積
回路装置の動作解析が容易になる。また、従来必要であ
ったテストＲＯＭが不要となるため、半導体集積回路装
置のチップ面積を縮小することができる。
ト方法は、外部入力端子から入力されたデータを内蔵Ｒ
ＯＭのアドレスデータとして使用することにより、テス
トモード時に、内蔵ＲＯＭに記憶した命令を実行させる
ことができる。また、外部入力端子から入力するデータ
を任意の値に設定することによって、内蔵ＲＯＭ上の任
意の命令を実行することができ、内蔵ＲＯＭ上の任意の
アドレスから動作させることが可能なので、半導体集積
回路装置の動作解析が容易になる。また、従来必要であ
ったテストＲＯＭが不要となるため、半導体集積回路装
置のチップ面積を縮小することができる。
【図１】本発明の実施の形態における半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図２】従来の半導体集積回路装置の構成を示すブロッ
ク図。
ク図。
１ 半導体集積回路装置 ２ 内蔵ＲＯＭ ３ アドレスデコーダ ４ 選択回路 ５ プログラムカウンタ ６ 外部入力端子 ７ レジスタ ８，１０，１１ アドレスバス ９ モード端子 １２ ＲＯＭデータバス
Claims (2)
- 【請求項１】 命令を記憶した内蔵ＲＯＭと、 前記内蔵ＲＯＭのアドレスデータを格納したプログラム
カウンタと、 外部入力端子から入力されるデータを格納するレジスタ
と、 前記内蔵ＲＯＭのアドレスデコーダと、 通常モードおよびテストモードを判別可能なモード信号
を入力し、通常モード時には前記プログラムカウンタに
格納されたアドレスデータを前記アドレスデコーダへア
ドレス信号として出力し、テストモード時には前記レジ
スタに格納されたデータを前記アドレスデコーダへアド
レス信号として出力する選択回路とを備えた半導体集積
回路装置。 - 【請求項２】 外部入力端子からデータを入力し、この
データを、テストモード時に、命令を記憶した内蔵ＲＯ
Ｍのアドレスデータとして使用することを特徴とする半
導体集積回路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008495A JPH10206501A (ja) | 1997-01-21 | 1997-01-21 | 半導体集積回路装置およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008495A JPH10206501A (ja) | 1997-01-21 | 1997-01-21 | 半導体集積回路装置およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10206501A true JPH10206501A (ja) | 1998-08-07 |
Family
ID=11694708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008495A Pending JPH10206501A (ja) | 1997-01-21 | 1997-01-21 | 半導体集積回路装置およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10206501A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004227762A (ja) * | 2003-01-24 | 2004-08-12 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用したテストモード制御装置 |
-
1997
- 1997-01-21 JP JP9008495A patent/JPH10206501A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004227762A (ja) * | 2003-01-24 | 2004-08-12 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用したテストモード制御装置 |
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