JP2002343097A - Ｒａｍテスト回路 - Google Patents
Ｒａｍテスト回路Info
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Abstract
(57)【要約】
【課題】マーチングテストに適したＲＡＭテスト回路を
提供する。 【解決手段】ＲＡＭ３からの読み出しデータは、次のク
ロックＣＬＫの立ち上がりに同期してレジスタ４に取り
込まれる。データバスＤＢは比較器５に接続されてお
り、リードストローブＲＳのハイレベルへの変化に同期
してデータバスにＲＡＭ３からデータバスＤＢに読み出
されたデータとレジスタ４の格納しているデータとが異
なる場合には、フリップフロップ７に比較結果が不一致
であったことを示す“１”が取り込まれ、一致検出信号
ＩＤがハイレベルに変化する。このように、読み出しデ
ータと１アドレス前の読み出しデータとを比較する構成
となっているので、予め全ビットに同一のデータを書き
込んでおくことにより両者の不一致として不良を検出す
るマーチングテストを効率よく実行できる。
提供する。 【解決手段】ＲＡＭ３からの読み出しデータは、次のク
ロックＣＬＫの立ち上がりに同期してレジスタ４に取り
込まれる。データバスＤＢは比較器５に接続されてお
り、リードストローブＲＳのハイレベルへの変化に同期
してデータバスにＲＡＭ３からデータバスＤＢに読み出
されたデータとレジスタ４の格納しているデータとが異
なる場合には、フリップフロップ７に比較結果が不一致
であったことを示す“１”が取り込まれ、一致検出信号
ＩＤがハイレベルに変化する。このように、読み出しデ
ータと１アドレス前の読み出しデータとを比較する構成
となっているので、予め全ビットに同一のデータを書き
込んでおくことにより両者の不一致として不良を検出す
るマーチングテストを効率よく実行できる。
Description
【０００１】
【発明の属する技術分野】本発明はＲＡＭテスト回路に
関し、特に、ＲＡＭをマイクロプロセッサとともにコン
ピュータシステムに組み込まれたＲＡＭのテスト回路に
関する。
関し、特に、ＲＡＭをマイクロプロセッサとともにコン
ピュータシステムに組み込まれたＲＡＭのテスト回路に
関する。
【０００２】
【従来の技術】図５は、特開平４−７４２４２号公報に
記載されたＲＡＭテスト回路を含むコンピュータシステ
ムを示す図であり、（ａ）はブロック図で、（ｂ）は動
作タイミング図で、（ｃ）は不良検出の例を示す図であ
る。図５（ａ）の従来例のブロック図では、マイクロプ
ロセッサ５１と、ＲＯＭ５２、ＲＡＭ５３と、ＲＡＭ５
３に書き込んだデータを保持するレジスタ５４と、ＲＡ
Ｍ５３の読み出し時にデータバスＤＢに出力されたデー
タとレジスタ５４の内容とが同じであるか否かを比較す
る比較器５５と、比較器５５の比較結果を保持するフリ
ップフロップ５７と、バスステータスＢＳがＲＯＭ５２
からの命令フェッチであるときにはフリップフロップ５
７へのストローブ信号ＦＳを抑止する制御回路５６とか
ら構成されている。
記載されたＲＡＭテスト回路を含むコンピュータシステ
ムを示す図であり、（ａ）はブロック図で、（ｂ）は動
作タイミング図で、（ｃ）は不良検出の例を示す図であ
る。図５（ａ）の従来例のブロック図では、マイクロプ
ロセッサ５１と、ＲＯＭ５２、ＲＡＭ５３と、ＲＡＭ５
３に書き込んだデータを保持するレジスタ５４と、ＲＡ
Ｍ５３の読み出し時にデータバスＤＢに出力されたデー
タとレジスタ５４の内容とが同じであるか否かを比較す
る比較器５５と、比較器５５の比較結果を保持するフリ
ップフロップ５７と、バスステータスＢＳがＲＯＭ５２
からの命令フェッチであるときにはフリップフロップ５
７へのストローブ信号ＦＳを抑止する制御回路５６とか
ら構成されている。
【０００３】ＲＡＭ５３のテスト時には、先ず、マイク
ロプロセッサ５１は、ＲＡＭ５３に任意のデータの書き
込み動作を行う。これは、マイクロプロセッサ５１がデ
ータを書き込むアドレスをアドレスバスＡＢに、データ
をデータバスＤＢにそれぞれ出力し、ライトストローブ
信号ＷＳを出力することにより行われる。レジスタ５４
は、ライトストローブ信号ＷＳが入力された時にデータ
バスＤＢ上のデータを保持するものであり、マイクロプ
ロセッサ５１がＲＡＭ５３にデータを書き込むと同時に
そのデータがレジスタ５４にも書き込まれる。次にフリ
ップフロップ５７をマイクロプロセッサ５１からのリセ
ット信号ＲＥＳによりリセットする。
ロプロセッサ５１は、ＲＡＭ５３に任意のデータの書き
込み動作を行う。これは、マイクロプロセッサ５１がデ
ータを書き込むアドレスをアドレスバスＡＢに、データ
をデータバスＤＢにそれぞれ出力し、ライトストローブ
信号ＷＳを出力することにより行われる。レジスタ５４
は、ライトストローブ信号ＷＳが入力された時にデータ
バスＤＢ上のデータを保持するものであり、マイクロプ
ロセッサ５１がＲＡＭ５３にデータを書き込むと同時に
そのデータがレジスタ５４にも書き込まれる。次にフリ
ップフロップ５７をマイクロプロセッサ５１からのリセ
ット信号ＲＥＳによりリセットする。
【０００４】次にＲＡＭ５３の読み出しを行う。マイク
ロプロセッサ５１が読み出すＲＡＭ５３のアドレスをア
ドレスバスＡＢに出力し、リードストローブ信号ＲＳを
出力することによりＲＡＭ５３からデータバスＤＢに出
力されたデータをマイクロプロセッサ５１が読み込む。
この時に同時に、比較器５５ではレジスタ５４とデータ
バスＤＢに出力されているデータとの比較が行われ、そ
の比較結果がフリップフロップ５７に入力される。制御
回路５６からのストローブ信号ＦＳが入力されたとき
に、フリップフロップ５７には比較器５５からの出力が
セットされ、マイクロプロセッサ５１に通知される。ス
トローブ信号ＦＳはバスステータスＢＳがＲＯＭアクセ
ス以外の時に出力されたリードストローブ信号ＲＳと同
じものである。
ロプロセッサ５１が読み出すＲＡＭ５３のアドレスをア
ドレスバスＡＢに出力し、リードストローブ信号ＲＳを
出力することによりＲＡＭ５３からデータバスＤＢに出
力されたデータをマイクロプロセッサ５１が読み込む。
この時に同時に、比較器５５ではレジスタ５４とデータ
バスＤＢに出力されているデータとの比較が行われ、そ
の比較結果がフリップフロップ５７に入力される。制御
回路５６からのストローブ信号ＦＳが入力されたとき
に、フリップフロップ５７には比較器５５からの出力が
セットされ、マイクロプロセッサ５１に通知される。ス
トローブ信号ＦＳはバスステータスＢＳがＲＯＭアクセ
ス以外の時に出力されたリードストローブ信号ＲＳと同
じものである。
【０００５】図５（ｂ）の動作タイミング図を参照して
動作を説明する。クロックＣＬＫの立ち上がりに同期し
てＲＡＭ５３のアドレス（１）への書き込みデータＷ１
がマイクロプロセッサ５１からデータバスＤＢに出力さ
れ、ライトストローブＷＳがアクティブのハイレベルと
なると、書き込みデータＷ１がＲＡＭ５３のアドレス
（１）とレジスタ５４とに書き込まれる。次のクロック
ＣＬＫの立ち上がりでリードストローブＲＳがアクティ
ブのハイレベルになると、データバスＤＢにはＲＡＭ５
３のアドレス（１）のデータが読み出しデータＲ１（Ｄ
Ｂ）として読みだされ、レジスタ５４に保持されたアド
レス（１）への書き込みデータＷ１（ＤＲ）との一致を
比較し、一致するときにはフリップフロップ５７の出力
の一致検出信号ＩＤをローレベルとして出力する。同様
にしてＲＡＭ５３のアドレス（２）以降についても繰り
返す。
動作を説明する。クロックＣＬＫの立ち上がりに同期し
てＲＡＭ５３のアドレス（１）への書き込みデータＷ１
がマイクロプロセッサ５１からデータバスＤＢに出力さ
れ、ライトストローブＷＳがアクティブのハイレベルと
なると、書き込みデータＷ１がＲＡＭ５３のアドレス
（１）とレジスタ５４とに書き込まれる。次のクロック
ＣＬＫの立ち上がりでリードストローブＲＳがアクティ
ブのハイレベルになると、データバスＤＢにはＲＡＭ５
３のアドレス（１）のデータが読み出しデータＲ１（Ｄ
Ｂ）として読みだされ、レジスタ５４に保持されたアド
レス（１）への書き込みデータＷ１（ＤＲ）との一致を
比較し、一致するときにはフリップフロップ５７の出力
の一致検出信号ＩＤをローレベルとして出力する。同様
にしてＲＡＭ５３のアドレス（２）以降についても繰り
返す。
【０００６】ＲＡＭ５３のアドレス（３）に不具合があ
り、図５（ｃ）のように、レジスタの保持データＷ３
（ＤＲ）とＲＡＭ５３からデータバスＤＢに出力された
読み出しデータＲ３（ＤＢ）とが一致しない場合には、
フリップフロップ５７の出力の一致検出信号ＩＤは不一
致が発生したことを示すハイレベルとなる。このように
して、ＲＡＭ３に書き込んだデータと読み出したデータ
の比較チェックが行われる。
り、図５（ｃ）のように、レジスタの保持データＷ３
（ＤＲ）とＲＡＭ５３からデータバスＤＢに出力された
読み出しデータＲ３（ＤＢ）とが一致しない場合には、
フリップフロップ５７の出力の一致検出信号ＩＤは不一
致が発生したことを示すハイレベルとなる。このように
して、ＲＡＭ３に書き込んだデータと読み出したデータ
の比較チェックが行われる。
【０００７】
【発明が解決しようとする課題】図５の従来例のＲＡＭ
テスト回路では、ＲＡＭのアドレスに書き込んだデータ
をレジスタに保持し、そのアドレスから読み出したデー
タがレジスタに保持されたデータと同一であることを比
較してチェックするので、ＲＡＭの１アドレス毎にデー
タを書き込んでから読み出しを行って判定するＲＡＭテ
ストが可能である。
テスト回路では、ＲＡＭのアドレスに書き込んだデータ
をレジスタに保持し、そのアドレスから読み出したデー
タがレジスタに保持されたデータと同一であることを比
較してチェックするので、ＲＡＭの１アドレス毎にデー
タを書き込んでから読み出しを行って判定するＲＡＭテ
ストが可能である。
【０００８】しかしながら、この従来例のＲＡＭテスト
回路では、テスト対象アドレスに対してデータを書き込
み、その後に読み出して書き込みデータと読み出しデー
タとを比較する構成になっているため、ＲＡＭのセル不
良およびデコーダ不良の検出のための効率的なテストと
して広範に使用されているマーチングテスト、すなわ
ち、ＲＡＭのすべてのセルに“０”（またはすべてのセ
ルに“１”）を書き込んだ状態にしておき読み出してデ
ータが正しいかチェックをした後に反転データを書き込
む手順をアドレス順に全セルに対して行うテストには不
適当な構成となっていた。マーチングテストでは、読み
出しデータは全セルに共通に予め決められた期待値デー
タと比較するためである。
回路では、テスト対象アドレスに対してデータを書き込
み、その後に読み出して書き込みデータと読み出しデー
タとを比較する構成になっているため、ＲＡＭのセル不
良およびデコーダ不良の検出のための効率的なテストと
して広範に使用されているマーチングテスト、すなわ
ち、ＲＡＭのすべてのセルに“０”（またはすべてのセ
ルに“１”）を書き込んだ状態にしておき読み出してデ
ータが正しいかチェックをした後に反転データを書き込
む手順をアドレス順に全セルに対して行うテストには不
適当な構成となっていた。マーチングテストでは、読み
出しデータは全セルに共通に予め決められた期待値デー
タと比較するためである。
【０００９】本発明の目的は、マーチングテストに適し
た構成を備え、且つ、不良が検出されたときに不良セル
のデータの収集が容易なＲＡＭテスト回路を提供するこ
とである。
た構成を備え、且つ、不良が検出されたときに不良セル
のデータの収集が容易なＲＡＭテスト回路を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明の第１の発明のＲ
ＡＭテスト回路は、入力データを保持するレジスタと、
一致検出信号が第１のレベルのときにＲＡＭから読み出
したデータを前記レジスタの入力データとして選択し前
記一致検出信号が第２のレベルのときに前記レジスタの
出力データを前記レジスタの入力データとして選択する
セレクタと、前記ＲＡＭの次の読み出し時にデータバス
に出力されたデータと前記レジスタに保持されたデータ
との一致を比較する比較器と、前記比較器によって比較
した結果を保持するとともに比較結果が一致のときに前
記一致検出信号を前記第１のレベルとして出力し不一致
のときに前記第２のレベルとして出力するフリップフロ
ップとを備えて構成される。
ＡＭテスト回路は、入力データを保持するレジスタと、
一致検出信号が第１のレベルのときにＲＡＭから読み出
したデータを前記レジスタの入力データとして選択し前
記一致検出信号が第２のレベルのときに前記レジスタの
出力データを前記レジスタの入力データとして選択する
セレクタと、前記ＲＡＭの次の読み出し時にデータバス
に出力されたデータと前記レジスタに保持されたデータ
との一致を比較する比較器と、前記比較器によって比較
した結果を保持するとともに比較結果が一致のときに前
記一致検出信号を前記第１のレベルとして出力し不一致
のときに前記第２のレベルとして出力するフリップフロ
ップとを備えて構成される。
【００１１】第２の発明のＲＡＭテスト回路は、入力デ
ータを保持するレジスタと、一致検出信号が第１のレベ
ルのときにＲＡＭから読み出したデータを前記レジスタ
の入力データとして選択し前記一致検出信号が第２のレ
ベルのときに前記レジスタの出力データを前記レジスタ
の入力データとして選択する第１のセレクタと、前記レ
ジスタの出力データの各ビットを反転して出力するビッ
ト反転回路と、前記レジスタの出力と前記ビット反転回
路の出力とを入力し第１のテストモードでは前記レジス
タの出力を選択し第２のテストモードでは前記ビット反
転回路の出力を選択して出力する第２のセレクタと、前
記ＲＡＭの次の読み出し時にデータバスに出力されたデ
ータと前記第２のセレクタからの出力データとの一致を
比較する比較器と、前記比較器によって比較した結果を
保持するとともに比較結果が一致のときに前記一致検出
信号を前記第１のレベルとして出力し不一致のときに前
記第２のレベルとして出力するフリップフロップとを備
えて構成される。
ータを保持するレジスタと、一致検出信号が第１のレベ
ルのときにＲＡＭから読み出したデータを前記レジスタ
の入力データとして選択し前記一致検出信号が第２のレ
ベルのときに前記レジスタの出力データを前記レジスタ
の入力データとして選択する第１のセレクタと、前記レ
ジスタの出力データの各ビットを反転して出力するビッ
ト反転回路と、前記レジスタの出力と前記ビット反転回
路の出力とを入力し第１のテストモードでは前記レジス
タの出力を選択し第２のテストモードでは前記ビット反
転回路の出力を選択して出力する第２のセレクタと、前
記ＲＡＭの次の読み出し時にデータバスに出力されたデ
ータと前記第２のセレクタからの出力データとの一致を
比較する比較器と、前記比較器によって比較した結果を
保持するとともに比較結果が一致のときに前記一致検出
信号を前記第１のレベルとして出力し不一致のときに前
記第２のレベルとして出力するフリップフロップとを備
えて構成される。
【００１２】第３の発明のＲＡＭテスト回路は、第１の
テストモードで入力データを保持する第１のレジスタ
と、一致検出信号が第１のレベルのときにＲＡＭから読
み出したデータを前記第１のレジスタの入力データとし
て選択し前記一致検出信号が第２のレベルのときに前記
第１のレジスタの出力データを前記第１のレジスタの入
力データとして選択する第１のセレクタと、第２のテス
トモードでＲＡＭへ書き込んだデータを保持する第２の
レジスタと、前記第１のレジスタの出力と前記第２のレ
ジスタの出力とを入力し前記第１のテストモードでは前
記第１のレジスタの出力を選択し前記第２のテストモー
ドでは前記第２のレジスタの出力を選択して出力する第
２のセレクタと、前記ＲＡＭの次の読み出し時にデータ
バスに出力されたデータと前記第２のセレクタの出力デ
ータとの一致を比較する比較器と、前記比較器によって
比較した結果を保持するとともに比較結果が一致のとき
に前記一致検出信号を前記第１のレベルとして出力し不
一致のときに前記第２のレベルとして出力するフリップ
フロップとを備えて構成される。
テストモードで入力データを保持する第１のレジスタ
と、一致検出信号が第１のレベルのときにＲＡＭから読
み出したデータを前記第１のレジスタの入力データとし
て選択し前記一致検出信号が第２のレベルのときに前記
第１のレジスタの出力データを前記第１のレジスタの入
力データとして選択する第１のセレクタと、第２のテス
トモードでＲＡＭへ書き込んだデータを保持する第２の
レジスタと、前記第１のレジスタの出力と前記第２のレ
ジスタの出力とを入力し前記第１のテストモードでは前
記第１のレジスタの出力を選択し前記第２のテストモー
ドでは前記第２のレジスタの出力を選択して出力する第
２のセレクタと、前記ＲＡＭの次の読み出し時にデータ
バスに出力されたデータと前記第２のセレクタの出力デ
ータとの一致を比較する比較器と、前記比較器によって
比較した結果を保持するとともに比較結果が一致のとき
に前記一致検出信号を前記第１のレベルとして出力し不
一致のときに前記第２のレベルとして出力するフリップ
フロップとを備えて構成される。
【００１３】
【発明の実施の形態】図１（ａ）は、本発明のＲＡＭテ
スト回路を共有バスを持つマイクロコンピュータシステ
ムに適用した第１実施形態のブロック図である。図１
（ａ）において、マイクロプロセッサ１は、ＲＡＭテス
トの全体の動作を制御する。マイクロプロセッサ１は、
データバスＤＢ、アドレスバスＡＢが接続され、また、
原ライトストローブ信号ＷＳ０、原リードストローブ信
号ＲＳ０、バスステータスＢＳを出力する。ＲＡＭテス
トを実行するテストモードでは、原ライトストローブ信
号ＷＳ０および原リードストローブ信号ＲＳ０は遅延付
加回路９によりそれぞれに所定時間の遅れであるところ
の遅延値Ｔｄだけ遅延され、ライトストローブＷＳおよ
びリードストローブＲＳとしてＲＯＭ２，ＲＡＭ３およ
びＲＡＭテスト回路に供給される。
スト回路を共有バスを持つマイクロコンピュータシステ
ムに適用した第１実施形態のブロック図である。図１
（ａ）において、マイクロプロセッサ１は、ＲＡＭテス
トの全体の動作を制御する。マイクロプロセッサ１は、
データバスＤＢ、アドレスバスＡＢが接続され、また、
原ライトストローブ信号ＷＳ０、原リードストローブ信
号ＲＳ０、バスステータスＢＳを出力する。ＲＡＭテス
トを実行するテストモードでは、原ライトストローブ信
号ＷＳ０および原リードストローブ信号ＲＳ０は遅延付
加回路９によりそれぞれに所定時間の遅れであるところ
の遅延値Ｔｄだけ遅延され、ライトストローブＷＳおよ
びリードストローブＲＳとしてＲＯＭ２，ＲＡＭ３およ
びＲＡＭテスト回路に供給される。
【００１４】ＲＯＭ２は、アドレスバスＡＢの出力がＲ
ＯＭ２のアドレスを示しリードストローブ信号ＲＳがア
クティブレベル（ハイレベルとして説明する）のとき
に、データバスＤＢにＲＯＭ内部の該当アドレスに記録
されたデータを出力する。ＲＡＭ３は、アドレスバスＡ
Ｂの出力がＲＡＭ３のアドレスを示しリードストローブ
信号ＲＳがアクティブレベルのときに、データバスＤＢ
にＲＡＭ内部の該当アドレスのデータを出力する。ま
た、ＲＡＭ３は、アドレスバスＡＢの出力がＲＡＭ３の
アドレスを示しライトストローブ信号ＷＳがアクティブ
レベル（ハイレベルとして説明する）のときに、データ
バスＤＢ上のデータをＲＡＭ内部の該当アドレスに書き
込む。
ＯＭ２のアドレスを示しリードストローブ信号ＲＳがア
クティブレベル（ハイレベルとして説明する）のとき
に、データバスＤＢにＲＯＭ内部の該当アドレスに記録
されたデータを出力する。ＲＡＭ３は、アドレスバスＡ
Ｂの出力がＲＡＭ３のアドレスを示しリードストローブ
信号ＲＳがアクティブレベルのときに、データバスＤＢ
にＲＡＭ内部の該当アドレスのデータを出力する。ま
た、ＲＡＭ３は、アドレスバスＡＢの出力がＲＡＭ３の
アドレスを示しライトストローブ信号ＷＳがアクティブ
レベル（ハイレベルとして説明する）のときに、データ
バスＤＢ上のデータをＲＡＭ内部の該当アドレスに書き
込む。
【００１５】ＲＡＭテスト回路は、レジスタ４と、比較
器５と、制御回路６と、フリップフロップ７と、セレク
タ８とを備えている。制御回路６は、バスステータスＢ
ＳがＲＯＭ２からの命令フェッチ以外の状態であり、且
つリードストローブ信号がアクティブレベルであるとき
に、イネーブル信号ＥＢＬをアクティブレベル（ハイレ
ベルとして説明する）にして出力する。レジスタ４は、
イネーブル信号ＥＢＬがアクティブレベルのときにセレ
クタ８からの出力データをクロックＣＬＫの所定の変化
（立ち上がり変化として説明する）に同期して取り込
む。レジスタ４の出力は比較器５の入力およびセレクタ
８の入力となる。セレクタ８は、フリップフロップ７の
出力である一致検出信号ＩＤのレベルにしたがって、レ
ジスタ４の出力データとデータバスＤＢ上のデータとの
うちの一方を選択してレジスタ４へ出力する。すなわ
ち、一致検出信号ＩＤが第１のレベルであるローレベル
のときにデータバスＤＢ上のデータを選択し、第２のレ
ベルであるハイレベルのときにレジスタ４の出力データ
を選択してレジスタ４への出力とする。比較器５は、レ
ジスタ４の出力データとデータバスＤＢ上のデータとを
比較し、比較結果をフリップフロップ７へ出力する。フ
リップフロップ７はＲＡＭテスト開始時にマイクロプロ
セッサ１からのリセット信号ＲＥＳによりリセットさ
れ、イネーブル信号ＥＢＬがアクティブレベルのときに
比較器５からの比較結果をクロックＣＬＫの所定の変化
（立ち上がり変化として説明する）に同期して取り込
み、比較結果が一致であったときには一致検出信号ＩＤ
をローレベルとして出力し、比較結果が不一致であった
ときには一致検出信号ＩＤをハイレベルとして出力す
る。
器５と、制御回路６と、フリップフロップ７と、セレク
タ８とを備えている。制御回路６は、バスステータスＢ
ＳがＲＯＭ２からの命令フェッチ以外の状態であり、且
つリードストローブ信号がアクティブレベルであるとき
に、イネーブル信号ＥＢＬをアクティブレベル（ハイレ
ベルとして説明する）にして出力する。レジスタ４は、
イネーブル信号ＥＢＬがアクティブレベルのときにセレ
クタ８からの出力データをクロックＣＬＫの所定の変化
（立ち上がり変化として説明する）に同期して取り込
む。レジスタ４の出力は比較器５の入力およびセレクタ
８の入力となる。セレクタ８は、フリップフロップ７の
出力である一致検出信号ＩＤのレベルにしたがって、レ
ジスタ４の出力データとデータバスＤＢ上のデータとの
うちの一方を選択してレジスタ４へ出力する。すなわ
ち、一致検出信号ＩＤが第１のレベルであるローレベル
のときにデータバスＤＢ上のデータを選択し、第２のレ
ベルであるハイレベルのときにレジスタ４の出力データ
を選択してレジスタ４への出力とする。比較器５は、レ
ジスタ４の出力データとデータバスＤＢ上のデータとを
比較し、比較結果をフリップフロップ７へ出力する。フ
リップフロップ７はＲＡＭテスト開始時にマイクロプロ
セッサ１からのリセット信号ＲＥＳによりリセットさ
れ、イネーブル信号ＥＢＬがアクティブレベルのときに
比較器５からの比較結果をクロックＣＬＫの所定の変化
（立ち上がり変化として説明する）に同期して取り込
み、比較結果が一致であったときには一致検出信号ＩＤ
をローレベルとして出力し、比較結果が不一致であった
ときには一致検出信号ＩＤをハイレベルとして出力す
る。
【００１６】次に、図１（ａ）のＲＡＭテスト回路の動
作について説明する。マイクロプロセッサ１よりＲＡＭ
３への書き込みの場合には、ライトストローブ信号ＷＳ
がアクティブレベルのときにアドレスバスＡＢのアドレ
スデータにより書き込み先アドレスを決定し、データバ
スＤＢ上のデータを書き込む。ＲＡＭ３の書き込み時に
はイネーブル信号ＥＢＬがインアクティブのローレベル
であるため、レジスタ４およびフリップフロップ７のい
ずれの内容も更新されない。マイクロプロセッサ１の読
み込み時には、リードストローブ信号ＲＳがＲＯＭ２お
よびＲＡＭ３に入力されており、アドレスバスＡＢのア
ドレスデータにしたがってＲＯＭ２またはＲＡＭ３から
読み出されたデータがデータバスＤＢに出力される。
作について説明する。マイクロプロセッサ１よりＲＡＭ
３への書き込みの場合には、ライトストローブ信号ＷＳ
がアクティブレベルのときにアドレスバスＡＢのアドレ
スデータにより書き込み先アドレスを決定し、データバ
スＤＢ上のデータを書き込む。ＲＡＭ３の書き込み時に
はイネーブル信号ＥＢＬがインアクティブのローレベル
であるため、レジスタ４およびフリップフロップ７のい
ずれの内容も更新されない。マイクロプロセッサ１の読
み込み時には、リードストローブ信号ＲＳがＲＯＭ２お
よびＲＡＭ３に入力されており、アドレスバスＡＢのア
ドレスデータにしたがってＲＯＭ２またはＲＡＭ３から
読み出されたデータがデータバスＤＢに出力される。
【００１７】一致検出信号ＩＤがローレベルであれば、
バスステータスＢＳが命令フェッチ以外の状態であると
きに読み出されたデータ、すなわちＲＡＭ３からの読み
出しデータは、次のクロックＣＬＫの立ち上がりに同期
してレジスタ４に取り込まれる。データバスＤＢは比較
器５にも接続されており、リードストローブＲＳのハイ
レベルへの変化に同期してＲＡＭ３からデータバスＤＢ
に読み出されたデータと、レジスタ４に保持しているデ
ータとが異なる場合には、フリップフロップ７に比較結
果が不一致であったことを示す“１”が取り込まれ、一
致検出信号ＩＤがハイレベルに変化する。一致検出信号
ＩＤのハイレベルへの変化によりセレクタ８の入力選択
が切り替わってレジスタ４の出力データをレジスタ４自
身の入力に供給するようになるので、以後は、レジスタ
４の内容は固定され、更新されることはない。一致検出
信号ＩＤはマイクロプロセッサ１へも入力され、不一致
の発生を通知する。不一致の発生以後は、レジスタ４に
不良データが保持されているので、マイクロプロセッサ
１は、不一致発生時にテスト中のアドレスを内部レジス
タに記憶しておき、レジスタ４に記憶された不良データ
とあわせて解析することにより、ＲＡＭ３のどのアドレ
スのビットが不良であったかを容易に知ることができ
る。
バスステータスＢＳが命令フェッチ以外の状態であると
きに読み出されたデータ、すなわちＲＡＭ３からの読み
出しデータは、次のクロックＣＬＫの立ち上がりに同期
してレジスタ４に取り込まれる。データバスＤＢは比較
器５にも接続されており、リードストローブＲＳのハイ
レベルへの変化に同期してＲＡＭ３からデータバスＤＢ
に読み出されたデータと、レジスタ４に保持しているデ
ータとが異なる場合には、フリップフロップ７に比較結
果が不一致であったことを示す“１”が取り込まれ、一
致検出信号ＩＤがハイレベルに変化する。一致検出信号
ＩＤのハイレベルへの変化によりセレクタ８の入力選択
が切り替わってレジスタ４の出力データをレジスタ４自
身の入力に供給するようになるので、以後は、レジスタ
４の内容は固定され、更新されることはない。一致検出
信号ＩＤはマイクロプロセッサ１へも入力され、不一致
の発生を通知する。不一致の発生以後は、レジスタ４に
不良データが保持されているので、マイクロプロセッサ
１は、不一致発生時にテスト中のアドレスを内部レジス
タに記憶しておき、レジスタ４に記憶された不良データ
とあわせて解析することにより、ＲＡＭ３のどのアドレ
スのビットが不良であったかを容易に知ることができ
る。
【００１８】図１（ｂ）の動作タイミング図により本発
明の第１実施形態の動作をマーチングテストに即してよ
り具体的に説明する。ＲＡＭ３は８ビット出力のＲＡＭ
であり、マーチングテストを開始するにあたってＲＡＭ
３のすべてのビットには予め“０”が書き込まれている
ものとし、また、レジスタ４の保持データＲ０（ＤＲ）
は期待値として（００００００００）に初期化されてい
るとする。
明の第１実施形態の動作をマーチングテストに即してよ
り具体的に説明する。ＲＡＭ３は８ビット出力のＲＡＭ
であり、マーチングテストを開始するにあたってＲＡＭ
３のすべてのビットには予め“０”が書き込まれている
ものとし、また、レジスタ４の保持データＲ０（ＤＲ）
は期待値として（００００００００）に初期化されてい
るとする。
【００１９】クロックＣＬＫの立ち上がりから遅延時間
Ｔｄだけ遅れてリードストローブ信号ＲＳがアクティブ
のハイレベルになり、ＲＡＭ３のアドレス（１）に記憶
されたデータＲ１がデータバスＤＢへ出力される。デー
タバスＤＢ上のデータＲ１（ＤＢ）は、比較器５により
レジスタ４の保持データＲ０（ＤＲ）と比較されるとと
もに次のクロックＣＬＫの立ち上がりに同期してレジス
タ４に取り込まれて保持データがＲ１（ＤＲ）に更新さ
れる。また、クロックＣＬＫの同じ立ち上がりタイミン
グで比較器の比較結果がフリップフロップ７に取り込ま
れる。比較結果が一致であった場合には一致検出信号は
インアクティブのローレベルのまま維持される。
Ｔｄだけ遅れてリードストローブ信号ＲＳがアクティブ
のハイレベルになり、ＲＡＭ３のアドレス（１）に記憶
されたデータＲ１がデータバスＤＢへ出力される。デー
タバスＤＢ上のデータＲ１（ＤＢ）は、比較器５により
レジスタ４の保持データＲ０（ＤＲ）と比較されるとと
もに次のクロックＣＬＫの立ち上がりに同期してレジス
タ４に取り込まれて保持データがＲ１（ＤＲ）に更新さ
れる。また、クロックＣＬＫの同じ立ち上がりタイミン
グで比較器の比較結果がフリップフロップ７に取り込ま
れる。比較結果が一致であった場合には一致検出信号は
インアクティブのローレベルのまま維持される。
【００２０】遅延時間Ｔｄは、レジスタ４およびフリッ
プフロップ７に正しくデータを取り込むに必要なデータ
ホールド時間以上に設定される。定常的に遅延時間Ｔｄ
を付加するようにしてもよいが、図１（ｃ）のように、
テスト信号ＴＳＴによりテストモードのときにのみ遅延
時間Ｔｄを付加するように遅延付加回路９を構成しても
よい。また、テスト信号ＴＳＴは、外部から入力しても
よいが、マイクロプロセッサ１から供給されるように構
成してもよく、または、遅延付加回路９がマイクロプロ
セッサ１に内蔵される構成であってもよい。
プフロップ７に正しくデータを取り込むに必要なデータ
ホールド時間以上に設定される。定常的に遅延時間Ｔｄ
を付加するようにしてもよいが、図１（ｃ）のように、
テスト信号ＴＳＴによりテストモードのときにのみ遅延
時間Ｔｄを付加するように遅延付加回路９を構成しても
よい。また、テスト信号ＴＳＴは、外部から入力しても
よいが、マイクロプロセッサ１から供給されるように構
成してもよく、または、遅延付加回路９がマイクロプロ
セッサ１に内蔵される構成であってもよい。
【００２１】クロックＣＬＫの立ち上がりから遅延時間
Ｔｄだけ遅れてリードストローブ信号ＲＳがインアクテ
ィブのローレベルになり、ライトストローブ信号ＷＳが
アクティブのハイレベルになってＲＡＭ３のライト動作
に移り、ＲＡＭ３のアドレス（１）には、それまで記憶
されていたデータ（００００００００）の反転データ
（１１１１１１１１）が書き込みデータＷ１として書き
込まれる。なお、ライト時にはデータバスには書き込み
データＷ１が出力されているが、レジスタ４の保持デー
タＤＲとの比較結果はイネーブル信号ＥＢＬがインアク
ティブにあるため無効とされてレジスタ４の更新は行わ
れない。
Ｔｄだけ遅れてリードストローブ信号ＲＳがインアクテ
ィブのローレベルになり、ライトストローブ信号ＷＳが
アクティブのハイレベルになってＲＡＭ３のライト動作
に移り、ＲＡＭ３のアドレス（１）には、それまで記憶
されていたデータ（００００００００）の反転データ
（１１１１１１１１）が書き込みデータＷ１として書き
込まれる。なお、ライト時にはデータバスには書き込み
データＷ１が出力されているが、レジスタ４の保持デー
タＤＲとの比較結果はイネーブル信号ＥＢＬがインアク
ティブにあるため無効とされてレジスタ４の更新は行わ
れない。
【００２２】同様にして、リードストローブ信号ＲＳの
ハイレベルへの変化に同期してＲＡＭ３のアドレス
（２）に記憶されたデータＲ２がデータバスＤＢへ出力
され、データバスＤＢ上のデータＲ２（ＤＢ）と先にレ
ジスタ４に取り込まれて保持されている保持データＲ１
（ＤＲ）とが比較器５により比較されるとともに次のク
ロックＣＬＫの立ち上がりに同期してデータＲ２（Ｄ
Ｂ）がレジスタ４に取り込まれて新たな保持データＲ２
（ＤＲ）となり、また、クロックＣＬＫの同じ立ち上が
りタイミングで比較器の比較結果がフリップフロップ７
に取り込まれる。比較結果が一致である限り一致検出信
号ＩＤはインアクティブのローレベルのまま維持され、
ＲＡＭのアドレス昇順または降順にマーチングテストが
実行される。ＲＡＭ３に不良ビットがなく、一致検出信
号ＩＤがローレベルのままテストが終了したときにはＲ
ＡＭ３の全ビットがテスト前の状態と反対の“１”とな
っており、先のテストとは反対の論理値のデータに対す
るマーチングテストに連続して移行することができる。
ハイレベルへの変化に同期してＲＡＭ３のアドレス
（２）に記憶されたデータＲ２がデータバスＤＢへ出力
され、データバスＤＢ上のデータＲ２（ＤＢ）と先にレ
ジスタ４に取り込まれて保持されている保持データＲ１
（ＤＲ）とが比較器５により比較されるとともに次のク
ロックＣＬＫの立ち上がりに同期してデータＲ２（Ｄ
Ｂ）がレジスタ４に取り込まれて新たな保持データＲ２
（ＤＲ）となり、また、クロックＣＬＫの同じ立ち上が
りタイミングで比較器の比較結果がフリップフロップ７
に取り込まれる。比較結果が一致である限り一致検出信
号ＩＤはインアクティブのローレベルのまま維持され、
ＲＡＭのアドレス昇順または降順にマーチングテストが
実行される。ＲＡＭ３に不良ビットがなく、一致検出信
号ＩＤがローレベルのままテストが終了したときにはＲ
ＡＭ３の全ビットがテスト前の状態と反対の“１”とな
っており、先のテストとは反対の論理値のデータに対す
るマーチングテストに連続して移行することができる。
【００２３】読み出しデータがフェイルデータの場合に
は比較結果がフェイルとなりフリップフロップ７の状態
を変化させる。例えば、ＲＡＭ３のアドレス（３）に対
応するビットに不良が存在し、図１（ｄ）に示すように
データバスＤＢに読み出したデータＲ３（ＤＢ）が本来
の（００００００００）ではなく（００１０００００）
であったとする。データバスＤＢ上のデータＲ３（Ｄ
Ｂ）はレジスタ４の保持データＲ２（ＤＲ）と比較され
るので不一致となり、フリップフロップ７が“１”状態
となり一致検出信号ＩＤがハイレベルとなる。レジスタ
４の保持データの更新はこの段階では続行されるので、
保持データはＲ３（ＤＲ）になるが、以後は一致検出信
号ＩＤがハイレベルに変化したことによりセレクタ８の
選択が切り替えられ、フリップフロップ７は不良データ
（００１０００００）を保持する。
は比較結果がフェイルとなりフリップフロップ７の状態
を変化させる。例えば、ＲＡＭ３のアドレス（３）に対
応するビットに不良が存在し、図１（ｄ）に示すように
データバスＤＢに読み出したデータＲ３（ＤＢ）が本来
の（００００００００）ではなく（００１０００００）
であったとする。データバスＤＢ上のデータＲ３（Ｄ
Ｂ）はレジスタ４の保持データＲ２（ＤＲ）と比較され
るので不一致となり、フリップフロップ７が“１”状態
となり一致検出信号ＩＤがハイレベルとなる。レジスタ
４の保持データの更新はこの段階では続行されるので、
保持データはＲ３（ＤＲ）になるが、以後は一致検出信
号ＩＤがハイレベルに変化したことによりセレクタ８の
選択が切り替えられ、フリップフロップ７は不良データ
（００１０００００）を保持する。
【００２４】このように、本実施形態は、読み出しデー
タと１アドレス前の読み出しデータとを比較する構成と
なっているので、予め全ビットに同一のデータを書き込
んでおくことにより両者の不一致としてＲＡＭ３のセル
不良またはデコーダ不良を検出するマーチングテストを
効率よく実行でき、また、不一致が検出されたときに
は、不良データがレジスタ４に保存されているので、不
良ビットの解析が容易にできるという利点を有してい
る。
タと１アドレス前の読み出しデータとを比較する構成と
なっているので、予め全ビットに同一のデータを書き込
んでおくことにより両者の不一致としてＲＡＭ３のセル
不良またはデコーダ不良を検出するマーチングテストを
効率よく実行でき、また、不一致が検出されたときに
は、不良データがレジスタ４に保存されているので、不
良ビットの解析が容易にできるという利点を有してい
る。
【００２５】図２は、本発明の第２実施形態のブロック
図である。第２実施形態が図１（ａ）の第１実施形態と
異なる点は、レジスタ４と比較器５との間にビット反転
回路２１と第２のセレクタであるところのセレクタ２２
を設けた点である。テストモード選択信号ＴＭＤによ
り、レジスタ４の出力データまたはその反転データのい
ずれか一方を選択して比較器５の一方の入力として供給
することができる。この構成により、マーチングテスト
に加えて、市松模様に“０”と“１”を交互に書き込ん
だ後に読み出して隣接セルとの短絡や干渉による不良を
検出するチェッカーボードテストを効率的に実行するこ
とが可能となる。第１のテストモードであるところのマ
ーチングテストのときにセレクタ２２がレジスタ４の出
力データを選択するようにテストモード信号ＴＭＤを設
定し、第２のテストモードであるところのチェッカーボ
ードテストのときにセレクタ２２がビット反転回路２１
の出力データを選択するようにテストモード信号ＴＭＤ
を設定する。テストモード信号ＴＳＴは、外部から入力
してもよいが、マイクロプロセッサから供給されるよう
に構成してもよい。
図である。第２実施形態が図１（ａ）の第１実施形態と
異なる点は、レジスタ４と比較器５との間にビット反転
回路２１と第２のセレクタであるところのセレクタ２２
を設けた点である。テストモード選択信号ＴＭＤによ
り、レジスタ４の出力データまたはその反転データのい
ずれか一方を選択して比較器５の一方の入力として供給
することができる。この構成により、マーチングテスト
に加えて、市松模様に“０”と“１”を交互に書き込ん
だ後に読み出して隣接セルとの短絡や干渉による不良を
検出するチェッカーボードテストを効率的に実行するこ
とが可能となる。第１のテストモードであるところのマ
ーチングテストのときにセレクタ２２がレジスタ４の出
力データを選択するようにテストモード信号ＴＭＤを設
定し、第２のテストモードであるところのチェッカーボ
ードテストのときにセレクタ２２がビット反転回路２１
の出力データを選択するようにテストモード信号ＴＭＤ
を設定する。テストモード信号ＴＳＴは、外部から入力
してもよいが、マイクロプロセッサから供給されるよう
に構成してもよい。
【００２６】図３は、本発明の第３実施形態のブロック
図である。第３実施形態が図１（ａ）の第１実施形態と
異なる点は、ライトストローブ信号ＷＳのアクティブレ
ベルへの変化に同期してデータバスＤＢ上のデータを取
り込む第２のレジスタであるところのレジスタ３１を追
加し、また、第１のレジスタであるところのレジスタ４
と比較器５との間に、テストモード選択信号ＴＭＤによ
りレジスタ４の出力データまたはレジスタ３１の出力デ
ータのいずれか一方を選択して比較器５の一方の入力と
して供給する第２のセレクタであるところのセレクタ３
２を追加して設けた点である。この構成により、マーチ
ングテストに加えて、図５の従来例と同様な１アドレス
毎にデータを書き込んでから読み出しを行って判定する
ＲＡＭテストを実行することが可能となる。第１のテス
トモードであるところのマーチングテストのときにセレ
クタ３２がレジスタ４の出力データを選択するようにテ
ストモード信号ＴＭＤを設定し、第２のテストモードで
あるところの図５の従来例と同様な１アドレス毎の書き
込み読み出しテストを行うときにはセレクタ３２がレジ
スタ３１の出力データを選択するようにテストモード信
号ＴＭＤを設定する。この実施形態においてもテストモ
ード信号ＴＳＴは外部からまたはマイクロプロセッサ１
からの何れから供給されるように構成してもよい。
図である。第３実施形態が図１（ａ）の第１実施形態と
異なる点は、ライトストローブ信号ＷＳのアクティブレ
ベルへの変化に同期してデータバスＤＢ上のデータを取
り込む第２のレジスタであるところのレジスタ３１を追
加し、また、第１のレジスタであるところのレジスタ４
と比較器５との間に、テストモード選択信号ＴＭＤによ
りレジスタ４の出力データまたはレジスタ３１の出力デ
ータのいずれか一方を選択して比較器５の一方の入力と
して供給する第２のセレクタであるところのセレクタ３
２を追加して設けた点である。この構成により、マーチ
ングテストに加えて、図５の従来例と同様な１アドレス
毎にデータを書き込んでから読み出しを行って判定する
ＲＡＭテストを実行することが可能となる。第１のテス
トモードであるところのマーチングテストのときにセレ
クタ３２がレジスタ４の出力データを選択するようにテ
ストモード信号ＴＭＤを設定し、第２のテストモードで
あるところの図５の従来例と同様な１アドレス毎の書き
込み読み出しテストを行うときにはセレクタ３２がレジ
スタ３１の出力データを選択するようにテストモード信
号ＴＭＤを設定する。この実施形態においてもテストモ
ード信号ＴＳＴは外部からまたはマイクロプロセッサ１
からの何れから供給されるように構成してもよい。
【００２７】図４は、図１の第１実施形態における別の
実施例のブロック図である。この実施例での第１の変更
点は、データバスＤＢがマイクロプロセッサ１からの出
力専用であり、命令コードであるＲＯＭの出力ＲＯＯと
データであるＲＡＭの出力ＲＡＯとレジスタ４の保持デ
ータＤＲの中からひとつが、データパス用セレクタ４１
の選択信号ＳＥＬによりマイクロプロセッサ１への入力
データとして選択される構成となっている点である。こ
れに伴い、レジスタ４をリードストローブ信号ＲＳで取
り込み可能状態となるように変更してもよい。第２の変
更点は、制御回路６がリードストローブ信号ＲＳとアド
レスバスＡＢのアドレスからＲＡＭの読み出しを検出し
てフリップフロップ７のイネーブル信号ＥＢＬを生成す
る点である。さらに第３の変更点として、フリップフロ
ップ７の入力端にＯＲ回路を付加し、フリップフロップ
７が一度“１”に更新されればフリップフロップ７がリ
セット信号ＲＥＳによりリセットされるまで“１”が保
持されるように構成されている。これらの変更点は、そ
れぞれが独立に適用でき、また、第１実施形態のみなら
ず第２実施形態、第３実施形態にも適用可能である。
実施例のブロック図である。この実施例での第１の変更
点は、データバスＤＢがマイクロプロセッサ１からの出
力専用であり、命令コードであるＲＯＭの出力ＲＯＯと
データであるＲＡＭの出力ＲＡＯとレジスタ４の保持デ
ータＤＲの中からひとつが、データパス用セレクタ４１
の選択信号ＳＥＬによりマイクロプロセッサ１への入力
データとして選択される構成となっている点である。こ
れに伴い、レジスタ４をリードストローブ信号ＲＳで取
り込み可能状態となるように変更してもよい。第２の変
更点は、制御回路６がリードストローブ信号ＲＳとアド
レスバスＡＢのアドレスからＲＡＭの読み出しを検出し
てフリップフロップ７のイネーブル信号ＥＢＬを生成す
る点である。さらに第３の変更点として、フリップフロ
ップ７の入力端にＯＲ回路を付加し、フリップフロップ
７が一度“１”に更新されればフリップフロップ７がリ
セット信号ＲＥＳによりリセットされるまで“１”が保
持されるように構成されている。これらの変更点は、そ
れぞれが独立に適用でき、また、第１実施形態のみなら
ず第２実施形態、第３実施形態にも適用可能である。
【００２８】
【発明の効果】以上のように、本発明を適用することに
より、マーチングテストに適した構成で且つ不良が検出
されたときに不良セルのデータの収集が容易なＲＡＭテ
スト回路を供することが可能となる。すなわち、本発明
では、読み出しデータと１アドレス前の読み出しデータ
とを比較する構成となっているので、予め全ビットに同
一のデータを書き込んでおくことにより両者の不一致と
してＲＡＭのセル不良またはデコーダ不良を検出するマ
ーチングテストを効率よく実行でき、また、不一致が検
出されたときには、不良データがレジスタに保存されて
いるので、不良ビットの解析が容易にできるという効果
がある。
より、マーチングテストに適した構成で且つ不良が検出
されたときに不良セルのデータの収集が容易なＲＡＭテ
スト回路を供することが可能となる。すなわち、本発明
では、読み出しデータと１アドレス前の読み出しデータ
とを比較する構成となっているので、予め全ビットに同
一のデータを書き込んでおくことにより両者の不一致と
してＲＡＭのセル不良またはデコーダ不良を検出するマ
ーチングテストを効率よく実行でき、また、不一致が検
出されたときには、不良データがレジスタに保存されて
いるので、不良ビットの解析が容易にできるという効果
がある。
【図１】本発明のＲＡＭテスト回路の第１実施形態を説
明する図である。
明する図である。
【図２】本発明の第２実施形態のブロック図である。
【図３】本発明の第３実施形態のブロック図である。
【図４】第１実施形態における別の実施例のブロック図
である。
である。
【図５】ＲＡＭテスト回路の従来例を説明する図であ
る。
る。
１ マイクロプロセッサ ２ ＲＯＭ ３ ＲＡＭ ４，３１ レジスタ ５ 比較器 ６ 制御回路 ７ フリップフロップ ８，２２，３２ セレクタ ９ 遅延付加回路 ２１ ビット反転回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｄ Ｆターム(参考） 2G132 AA08 AB01 AC03 AE14 AK07 AL09 5B018 GA03 HA01 JA12 JA21 NA01 QA13 5B048 AA19 CC02 DD05 FF01 5L106 DD00 DD03
Claims (6)
- 【請求項１】 入力データを保持するレジスタと、 一致検出信号が第１のレベルのときにＲＡＭから読み出
したデータを前記レジスタの入力データとして選択し前
記一致検出信号が第２のレベルのときに前記レジスタの
出力データを前記レジスタの入力データとして選択する
セレクタと、 前記ＲＡＭの次の読み出し時にデータバスに出力された
データと前記レジスタに保持されたデータとの一致を比
較する比較器と、 前記比較器によって比較した結果を保持するとともに比
較結果が一致のときに前記一致検出信号を前記第１のレ
ベルとして出力し不一致のときに前記第２のレベルとし
て出力するフリップフロップとを備えることを特徴とす
るＲＡＭテスト回路。 - 【請求項２】 テストモードで、マイクロプロセッサの
ＲＡＭ読み出し期間にクロックの所定の変化に同期して
入力データを取り込み保持するレジスタと、 一致検出信号が第１のレベルのときにデータバスのデー
タを前記レジスタの入力データとして選択し前記一致検
出信号が第２のレベルのときに前記レジスタの出力デー
タを前記レジスタの入力データとして選択するセレクタ
と、 前記クロックの所定の変化より所定時間遅れて変化する
リードストローブに同期して前記ＲＡＭから前記データ
バスに読み出されるデータと前記レジスタに保持された
データとの一致を比較する比較器と、 クロックの次の所定の変化に同期して前記比較器の出力
を取り込み該出力が一致を示す信号レベルであるときに
は前記一致検出信号を前記第１のレベルとして出力し不
一致を示す信号レベルであるときには前記第２のレベル
として出力するフリップフロップとを備えることを特徴
とするＲＡＭテスト回路。 - 【請求項３】 入力データを保持するレジスタと、 一致検出信号が第１のレベルのときにＲＡＭから読み出
したデータを前記レジスタの入力データとして選択し前
記一致検出信号が第２のレベルのときに前記レジスタの
出力データを前記レジスタの入力データとして選択する
第１のセレクタと、 前記レジスタの出力データの各ビットを反転して出力す
るビット反転回路と、 前記レジスタの出力と前記ビット反転回路の出力とを入
力し第１のテストモードでは前記レジスタの出力を選択
し第２のテストモードでは前記ビット反転回路の出力を
選択して出力する第２のセレクタと、 前記ＲＡＭの次の読み出し時にデータバスに出力された
データと前記第２のセレクタからの出力データとの一致
を比較する比較器と、 前記比較器によって比較した結果を保持するとともに比
較結果が一致のときに前記一致検出信号を前記第１のレ
ベルとして出力し不一致のときに前記第２のレベルとし
て出力するフリップフロップとを備えることを特徴とす
るＲＡＭテスト回路。 - 【請求項４】 第１のテストモードおよび第２のテスト
モードで、マイクロプロセッサのＲＡＭ読み出し期間に
クロックの所定の変化に同期して入力データを取り込み
保持するレジスタと、 一致検出信号が第１のレベルのときにデータバスのデー
タを前記レジスタの入力データとして選択し前記一致検
出信号が第２のレベルのときに前記レジスタの出力デー
タを前記レジスタの入力データとして選択する第１のセ
レクタと、 前記レジスタの出力データの各ビットを反転して出力す
るビット反転回路と、 前記レジスタの出力と前記ビット反転回路の出力とを入
力し前記第１のテストモードでは前記レジスタの出力を
選択し前記第２のテストモードでは前記ビット反転回路
の出力を選択して出力する第２のセレクタと、 前記クロックの所定の変化より所定時間遅れて変化する
リードストローブに同期して前記ＲＡＭから前記データ
バスに読み出されるデータと前記第２のセレクタの出力
データとの一致を比較する比較器と、 クロックの次の所定の変化に同期して前記比較器の出力
を取り込み該出力が一致を示す信号レベルであるときに
は前記一致検出信号を前記第１のレベルとして出力し不
一致を示す信号レベルであるときには前記第２のレベル
として出力するフリップフロップとを備えることを特徴
とするＲＡＭテスト回路。 - 【請求項５】 第１のテストモードで入力データを保持
する第１のレジスタと、 一致検出信号が第１のレベルのときにＲＡＭから読み出
したデータを前記第１のレジスタの入力データとして選
択し前記一致検出信号が第２のレベルのときに前記第１
のレジスタの出力データを前記第１のレジスタの入力デ
ータとして選択する第１のセレクタと、 第２のテストモードでＲＡＭへ書き込んだデータを保持
する第２のレジスタと、 前記第１のレジスタの出力と前記第２のレジスタの出力
とを入力し前記第１のテストモードでは前記第１のレジ
スタの出力を選択し前記第２のテストモードでは前記第
２のレジスタの出力を選択して出力する第２のセレクタ
と、 前記ＲＡＭの次の読み出し時にデータバスに出力された
データと前記第２のセレクタの出力データとの一致を比
較する比較器と、 前記比較器によって比較した結果を保持するとともに比
較結果が一致のときに前記一致検出信号を前記第１のレ
ベルとして出力し不一致のときに前記第２のレベルとし
て出力するフリップフロップとを備えることを特徴とす
るＲＡＭテスト回路。 - 【請求項６】 第１のテストモードで、マイクロプロセ
ッサのＲＡＭ読み出し期間にクロックの所定の変化に同
期して入力データを取り込み保持する第１のレジスタ
と、 一致検出信号が第１のレベルのときにデータバスのデー
タを前記第１のレジスタの入力データとして選択し前記
一致検出信号が第２のレベルのときに前記レジスタの出
力データを前記レジスタの入力データとして選択する第
１のセレクタと、 第２のテストモードで、マイクロプロセッサからＲＡＭ
への書き込み期間にクロックの所定の変化より所定時間
遅れて変化するライトストローブに同期してデータバス
のデータを取り込み保持する第２のレジスタと、 前記第１のレジスタの出力と前記第２のレジスタの出力
とを入力し前記第１のテストモードでは前記第１のレジ
スタの出力を選択し前記第２のテストモードでは前記第
２のレジスタの出力を選択して出力する第２のセレクタ
と、 クロックの所定の変化より前記所定時間遅れて変化する
リードストローブに同期して前記ＲＡＭから前記データ
バスに読み出されるデータと前記第２のセレクタの出力
データとの一致を比較する比較器と、 クロックの次の所定の変化に同期して前記比較器の出力
を取り込み該出力が一致を示す信号レベルであるときに
は前記一致検出信号を前記第１のレベルとして出力し不
一致を示す信号レベルであるときには前記第２のレベル
として出力するフリップフロップとを備えることを特徴
とするＲＡＭテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150898A JP2002343097A (ja) | 2001-05-21 | 2001-05-21 | Ｒａｍテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150898A JP2002343097A (ja) | 2001-05-21 | 2001-05-21 | Ｒａｍテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343097A true JP2002343097A (ja) | 2002-11-29 |
Family
ID=18995845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150898A Withdrawn JP2002343097A (ja) | 2001-05-21 | 2001-05-21 | Ｒａｍテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343097A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146487A (ja) * | 2007-12-12 | 2009-07-02 | Renesas Technology Corp | 半導体集積回路 |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
-
2001
- 2001-05-21 JP JP2001150898A patent/JP2002343097A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
| JP2009146487A (ja) * | 2007-12-12 | 2009-07-02 | Renesas Technology Corp | 半導体集積回路 |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
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