JP4208127B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路、及び半導体集積回路装置に関し、特に半導体集積回路のテスト回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路のＡＣ特性のセットアップ時間、ホールド時間の検査を行なう場合、該半導体集積回路の実動作パターンを、該半導体集積回路のＡＣ特性の規格に合わせて加工して、その動作させた結果で、ＰＡＳＳ／ＦＡＩＬの判定を行なっていた。
また、半導体集積回路の内蔵メモリのＡＣ特性を、自己検査（ＢＩＳＴ：Built In Self Test）する、という特許もある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１１−３１７０９６号公報（第１−２頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかし、上述の従来技術には、ＡＣ特性の規格に合わせて実動作パターンを加工するため、テストプログラムの開発工数が多くなるという問題や、実動作パターンを使用しているために、テスト時間が長くなるという問題があった。
【０００５】
また、特開平１１−３１７０９６号公報に開示されているセルフテスト方法は、内蔵メモリのＡＣ特性の自己検査（ＢＩＳＴ）に特化したものであるため、他のＡＣ特性には使用できないという問題があった。
【０００６】
この発明は、上記のような従来の問題点に鑑みてなされたもので、ＡＣ特性検査用テストプログラムの開発工数を削減するとともに、ＡＣ特性検査のテスト時間を短縮することのできる半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１にかかる半導体集積回路装置は、クロック信号とこのクロック信号に同期した信号とを与えて動作する半導体回路と、この半導体回路のセットアップ時間及びホールド時間を検査する信号を前記半導体回路に与えるＩ／Ｏセル回路と、前記半導体回路の出力信号を判定する判定部と、を備えた半導体集積回路を複数個備えた半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記クロック信号を入力して前記半導体回路のセットアップ時間に応じた時間遅延させるセットアップ時間設定用遅延セルと、前記クロック信号を入力して前記半導体回路のホールド時間に応じた時間遅延させるホールド時間設定用遅延セルとを備え、前記判定部は、前記半導体回路の出力信号と期待値とを比較した結果を出力する比較器とを備え、前記複数個の半導体集積回路を同時に検査する並列検査モードと、前記複数個の半導体集積回路の前記検査を任意の順序で行う診断モードとを切り替えるＢＩＳＴ制御部を備えた、ことを特徴とするものである。これにより、複数のＡＣ特性のセットアップ時間、及びホールド時間の自己検査が可能となり、この結果、テストプログラム開発期間をさらに削減することができる。また、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
【００１３】
本発明の請求項２にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、各半導体集積回路の検査の結果を判定し、各検査結果を入力してＡＮＤ論理結果を出力するＢＩＳＴ判定部をさらに備えることを特徴とするものである。これにより、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
また、本発明の請求項３にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記半導体回路のセットアップ時間の検査と、ホールド時間の検査とを切り替え可能とするセレクタを備えることを特徴とするものである。これにより、セットアップ時間の検査、及びホールド時間の検査を自動で切り替えることが可能となる。
【００１４】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路を示す図である。
図において、１は、ＡＣ特性のセットアップ時間、ホールド時間の基準となるクロックである。外部から入力されたクロック１は、Ｉ／Ｏセル２の入力バッファ３を通って、初段フリップフロップ１６のＣＫ端子１８に接続されている。
【００１５】
セットアップ時間、ホールド時間の対象となる入力データ４は、Ｉ／Ｏセル５内にあるセレクタ６の、入力Ａ端子７に接続されている。クロック１から派生した２つの信号線は、一方は、セットアップ時間調整用遅延調整セル８を介して、セレクタ６の、入力Ｂ端子９に、もう一方は、ホールド時間調整用遅延調整セル１０を介して、セレクタ６の、入力Ｃ端子１１に接続されている。
【００１６】
セレクト信号制御部１３から出力される信号は、セレクタ６のＳ端子１４に接続されるセレクト信号である。このセレクト信号は、セレクタ６の、入力Ａ端子７、入力Ｂ端子９、及び入力Ｃ端子１１のうち、いずれか１つ選択を行なう。ノーマル動作時は、入力Ａ端子７が選択され、セットアップ時間の検査を行なっている時は、入力Ｂ端子９が選択され、ホールド時間の検査を行なっている時は、入力Ｃ端子１１が選択される。
【００１７】
セレクタ６の出力Ｙ端子１２から出力される信号は、入力バッファ１５を通って、初段フリップフロップ１６のデータＤ端子１７に入力される。初段フリップフロップ１６の出力Ｑ端子１９から出力された信号は、出力データ圧縮器２０で、データを圧縮された後、比較器２２で、期待値格納レジスタの期待値２１との比較判定が行なわれる。
【００１８】
次に、本実施の形態１による半導体集積回路の動作について説明する。
図２はＡＣ特性のセットアップ時間を検査した時の初段フリップフロップの動作波形図である。セットアップ時間の検査を行なう時は図１のセレクタ６は入力Ｂ端子９が選択されセットアップ用遅延セルの遅延量分、クロックが遅れた波形が初段フリップフロップのＤ端子に入る。この時初段フリップフロップのＣＫ端子とＤ端子の波形の位相差はセットアップ時間の規格分である。判定は初段フリップフロップのＱ端子がＨｉｇｈであれば正常にデータを取り込めたことになりＰＡＳＳ、初段フリップフロップのＱ端子がＬｏｗであれば１サイクル前のデータを取り込んだことになりＦＡＩＬと判定することができる。
【００１９】
図３は同様にＡＣ特性のホールド時間の検査を行なう時の初段フリップフロップの動作波形図である。ホールド時間の検査を行なう時は図１のセレクタ６は入力Ｃ端子１１が選択されホールド用遅延セルの遅延量分、クロックが遅れた波形が初段フリップフロップのＤ端子に入る。この時初段フリップフロップのＣＫ端子とＤ端子の波形の位相差はホールド時間の規格分である。判定は初段フリップフロップの出力がＨｉｇｈであれば正常にデータを取り込めたことになりＰＡＳＳ、初段フリップフロップの出力がＬｏｗであれば１サイクル前のデータを取り込んだことになりＦＡＩＬと判定することができる。
【００２０】
以上のような本実施の形態１による半導体集積回路においては、上記の構成により、クロックに対するセットアップ時間、ホールド時間の自己検査を行なうことができる。しかも、ＡＣ特性のセットアップ時間、ホールド時間を保証するために、そのデータを受ける初段のフリップフロップが正常動作することを確認するようにしているので、ＡＣ特性の規格に合わせて実動作パターンを加工する必要がなく、ＡＣ特性検査用テストプログラムの開発工数を大きく削減でき、また、実動作パターンを使用していないため、ＡＣ特性検査のテスト時間を大きく短縮することができる効果がある。
【００２１】
（実施の形態２）
図４は、本発明の実施の形態２による半導体集積回路装置を示す図である。
図において、ＡＣＢＩＳＴ（１）３０、ＡＣＢＩＳＴ（２）３１、ＡＣＢＩＳＴ（Ｎ）３２、は、上記実施の形態１の半導体集積回路の構成要素を備えた各ＡＣ特性毎に自己検査を行うＮ個のＵＮＩＴである。３３は、ＡＣＢＩＳＴ（１）３０の基準となるクロックＣＬＫ（１）、３４は、ＡＣＢＩＳＴ（２）３１の基準となるクロックＣＬＫ（２）、３５は、上記ＡＣＢＩＳＴ（Ｎ）３２の基準となるクロックＣＬＫ（Ｎ）、３６は、ＡＣＢＩＳＴ（１）３０〜ＡＣＢＩＳＴ（Ｎ）３２の制御を行なうＢＩＳＴ制御部、３７は、ＡＣ特性自己検査の実行／非実行を制御する信号であるＢＩＳＴ＿ＥＮＡＢＬＥ信号である。３８は、各自己検査回路の判定結果を受け、ＡＣ特性検査全体のＰＡＳＳ／ＦＡＩＬ判定を行ない、ＢＩＳＴ結果判定信号３９を出力するＢＩＳＴ判定部である。４０は、検査終了時に出力されるテスト終了信号である。
【００２２】
次に、本実施の形態２による半導体集積回路装置の動作について説明する。
図５は各ＡＣＢＩＳＴ＿ＵＮＩＴを並列に検査した時の各ＡＣＢＩＳＴ＿ＵＮＩＴの判定動作とＡＣ特性全体の判定動作を示す動作波形図である。
【００２３】
各ＡＣＢＩＳＴ＿ＵＮＩＴはＢＩＳＴ＿ＥＮＡＢＬＥ信号がＨｉｇｈになった後のＣＬＫ（１）の１クロック目で図１のセレクタ６の３つの入力の内、入力Ｂ端子が選択され、３クロック目でセットアップのＰＡＳＳ／ＦＡＩＬ判定が行なわれ、４クロック目でセレクタ６の３つの入力の内、入力Ｃ端子が選択され、６クロック目でホールドのＰＡＳＳ／ＦＡＩＬ判定が行なわれ、７クロック目で比較器による比較判定が行なわれ、セットアップ、ホールド検査ともにＰＡＳＳの場合はＨｉｇｈが出力される。その他のＡＣＢＩＳＴ＿ＵＮＩＴも同様の動作が行なわれる。全ＡＣＢＩＳＴ＿ＵＮＩＴの動作終了後、テスト終了信号が出力され各ＡＣＢＩＳＴ＿ＵＮＩＴの比較器の判定信号のＡＮＤ結果がＢＩＳＴ結果判定信号として出力される。ＢＩＳＴ結果判定信号がＨｉｇｈならば全体の検査としてＰＡＳＳしたことになる。
【００２４】
以上のような本実施の形態２による半導体集積回路装置によれば、以上のような構成としたので、各ＡＣＢＩＳＴ ＵＮＩＴの複数のＡＣ特性の自己検査を行なうことができ、その際、ＡＣ特性検査用テストプログラムの開発工数を大きく削減でき、かつ、ＡＣ特性検査のテスト時間を大きく短縮することができる。さらに、本実施の形態２においては、並列検査／診断モード切替信号４１を設けることにより、ＡＣＢＩＳＴ（１）からＡＣＢＩＳＴ（Ｎ）までを同時に並列検査を行なうことが可能で、これにより、テスト時間を大幅に短縮することができる。
【００２５】
また、診断モードでは、任意のＵＮＩＴを任意の順番でその診断を行なうことができ、これにより、どのＡＣ検査でＦＡＩＬになったかを解析することができる。
【００３０】
【発明の効果】
以上のように、本発明の請求項１にかかる半導体集積回路装置によれば、クロック信号とこのクロック信号に同期した信号とを与えて動作する半導体回路と、この半導体回路のセットアップ時間及びホールド時間を検査する信号を前記半導体回路に与えるＩ／Ｏセル回路と、前記半導体回路の出力信号を判定する判定部と、を備えた半導体集積回路を複数個備えた半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記クロック信号を入力して前記半導体回路のセットアップ時間に応じた時間遅延させるセットアップ時間設定用遅延セルと、前記クロック信号を入力して前記半導体回路のホールド時間に応じた時間遅延させるホールド時間設定用遅延セルとを備え、前記判定部は、前記半導体回路の出力信号と期待値とを比較した結果を出力する比較器とを備え、前記複数個の半導体集積回路を同時に検査する並列検査モードと、前記複数個の半導体集積回路の前記検査を任意の順序で行う診断モードとを切り替えるＢＩＳＴ制御部を備えた、ものとしたので、複数のＡＣ特性検査を同時に並行して検査でき、テスト時間を大幅に短縮できる効果が得られる。また、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
【００３１】
本発明の請求項２にかかる半導体集積回路装置によれば、請求項１に記載の半導体集積回路装置において、各半導体集積回路の検査の結果を判定し、各検査結果を入力してＡＮＤ論理結果を出力するＢＩＳＴ判定部をさらに備えるものとしたので、各ＡＣＢＩＳＴ＿ＵＮＩＴを同時に検査でき、検査時間を短縮することができるとともに、各自己検査回路は、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる効果が得られる。
また、本発明の請求項３にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記半導体回路のセットアップ時間の検査と、ホールド時間の検査とを切り替え可能とするセレクタを備えることを特徴とするものである。これにより、セットアップ時間の検査、及びホールド時間の検査を自動で切り替えることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路を示す図である。
【図２】本発明の実施の形態１のセットアップ時間を検査する場合の動作波形図である。
【図３】本発明の実施の形態１のホールド時間を検査する場合の動作波形図である。
【図４】本発明の実施の形態２による半導体集積回路装置を示す図である。
【図５】本発明の実施の形態２の動作波形図である。
【符号の説明】
１ クロック
２、５ Ｉ／Ｏセル
３、１５ 入力バッファ
４ 入力データ
６ セレクタ
７ セレクタの入力Ａ端子
８ セットアップ時間調整用遅延調整セル
９ セレクタの入力Ｂ端子
１０ ホールド時間調整用遅延調整セル
１１ セレクタの入力Ｃ端子
１２ セレクタの出力Ｙ端子
１３ セレクト信号制御部
１４ セレクタのＳ端子
１６ 初段フリップフロップ
１７ 初段フリップフロップのデータＤ端子
１８ 初段フリップフロップのクロック端子
１９ 初段フリップフロップの出力Ｑ端子
２０ 出力データ圧縮器
２１ 期待値格納レジスタ
２２ 比較器
３０ ＡＣＢＩＳＴ（１）
３１ ＡＣＢＩＳＴ（２）
３２ ＡＣＢＩＳＴ（Ｎ）
３３ ＡＣＢＩＳＴ（１）の基準となるクロックＣＬＫ（１）
３４ ＡＣＢＩＳＴ（２）の基準となるクロックＣＬＫ（２）
３５ ＡＣＢＩＳＴ（Ｎ）の基準となるクロックＣＬＫ（Ｎ）
３６ ＢＩＳＴ制御部
３７ ＢＩＳＴ＿ＥＮＡＢＬＥ信号
３８ ＢＩＳＴ判定部
３９ ＢＩＳＴ結果判定信号
４０ テスト終了信号
４１ 並列検査/診断モード切替信号
【発明の属する技術分野】
本発明は半導体集積回路、及び半導体集積回路装置に関し、特に半導体集積回路のテスト回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路のＡＣ特性のセットアップ時間、ホールド時間の検査を行なう場合、該半導体集積回路の実動作パターンを、該半導体集積回路のＡＣ特性の規格に合わせて加工して、その動作させた結果で、ＰＡＳＳ／ＦＡＩＬの判定を行なっていた。
また、半導体集積回路の内蔵メモリのＡＣ特性を、自己検査（ＢＩＳＴ：Built In Self Test）する、という特許もある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１１−３１７０９６号公報（第１−２頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかし、上述の従来技術には、ＡＣ特性の規格に合わせて実動作パターンを加工するため、テストプログラムの開発工数が多くなるという問題や、実動作パターンを使用しているために、テスト時間が長くなるという問題があった。
【０００５】
また、特開平１１−３１７０９６号公報に開示されているセルフテスト方法は、内蔵メモリのＡＣ特性の自己検査（ＢＩＳＴ）に特化したものであるため、他のＡＣ特性には使用できないという問題があった。
【０００６】
この発明は、上記のような従来の問題点に鑑みてなされたもので、ＡＣ特性検査用テストプログラムの開発工数を削減するとともに、ＡＣ特性検査のテスト時間を短縮することのできる半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１にかかる半導体集積回路装置は、クロック信号とこのクロック信号に同期した信号とを与えて動作する半導体回路と、この半導体回路のセットアップ時間及びホールド時間を検査する信号を前記半導体回路に与えるＩ／Ｏセル回路と、前記半導体回路の出力信号を判定する判定部と、を備えた半導体集積回路を複数個備えた半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記クロック信号を入力して前記半導体回路のセットアップ時間に応じた時間遅延させるセットアップ時間設定用遅延セルと、前記クロック信号を入力して前記半導体回路のホールド時間に応じた時間遅延させるホールド時間設定用遅延セルとを備え、前記判定部は、前記半導体回路の出力信号と期待値とを比較した結果を出力する比較器とを備え、前記複数個の半導体集積回路を同時に検査する並列検査モードと、前記複数個の半導体集積回路の前記検査を任意の順序で行う診断モードとを切り替えるＢＩＳＴ制御部を備えた、ことを特徴とするものである。これにより、複数のＡＣ特性のセットアップ時間、及びホールド時間の自己検査が可能となり、この結果、テストプログラム開発期間をさらに削減することができる。また、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
【００１３】
本発明の請求項２にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、各半導体集積回路の検査の結果を判定し、各検査結果を入力してＡＮＤ論理結果を出力するＢＩＳＴ判定部をさらに備えることを特徴とするものである。これにより、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
また、本発明の請求項３にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記半導体回路のセットアップ時間の検査と、ホールド時間の検査とを切り替え可能とするセレクタを備えることを特徴とするものである。これにより、セットアップ時間の検査、及びホールド時間の検査を自動で切り替えることが可能となる。
【００１４】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路を示す図である。
図において、１は、ＡＣ特性のセットアップ時間、ホールド時間の基準となるクロックである。外部から入力されたクロック１は、Ｉ／Ｏセル２の入力バッファ３を通って、初段フリップフロップ１６のＣＫ端子１８に接続されている。
【００１５】
セットアップ時間、ホールド時間の対象となる入力データ４は、Ｉ／Ｏセル５内にあるセレクタ６の、入力Ａ端子７に接続されている。クロック１から派生した２つの信号線は、一方は、セットアップ時間調整用遅延調整セル８を介して、セレクタ６の、入力Ｂ端子９に、もう一方は、ホールド時間調整用遅延調整セル１０を介して、セレクタ６の、入力Ｃ端子１１に接続されている。
【００１６】
セレクト信号制御部１３から出力される信号は、セレクタ６のＳ端子１４に接続されるセレクト信号である。このセレクト信号は、セレクタ６の、入力Ａ端子７、入力Ｂ端子９、及び入力Ｃ端子１１のうち、いずれか１つ選択を行なう。ノーマル動作時は、入力Ａ端子７が選択され、セットアップ時間の検査を行なっている時は、入力Ｂ端子９が選択され、ホールド時間の検査を行なっている時は、入力Ｃ端子１１が選択される。
【００１７】
セレクタ６の出力Ｙ端子１２から出力される信号は、入力バッファ１５を通って、初段フリップフロップ１６のデータＤ端子１７に入力される。初段フリップフロップ１６の出力Ｑ端子１９から出力された信号は、出力データ圧縮器２０で、データを圧縮された後、比較器２２で、期待値格納レジスタの期待値２１との比較判定が行なわれる。
【００１８】
次に、本実施の形態１による半導体集積回路の動作について説明する。
図２はＡＣ特性のセットアップ時間を検査した時の初段フリップフロップの動作波形図である。セットアップ時間の検査を行なう時は図１のセレクタ６は入力Ｂ端子９が選択されセットアップ用遅延セルの遅延量分、クロックが遅れた波形が初段フリップフロップのＤ端子に入る。この時初段フリップフロップのＣＫ端子とＤ端子の波形の位相差はセットアップ時間の規格分である。判定は初段フリップフロップのＱ端子がＨｉｇｈであれば正常にデータを取り込めたことになりＰＡＳＳ、初段フリップフロップのＱ端子がＬｏｗであれば１サイクル前のデータを取り込んだことになりＦＡＩＬと判定することができる。
【００１９】
図３は同様にＡＣ特性のホールド時間の検査を行なう時の初段フリップフロップの動作波形図である。ホールド時間の検査を行なう時は図１のセレクタ６は入力Ｃ端子１１が選択されホールド用遅延セルの遅延量分、クロックが遅れた波形が初段フリップフロップのＤ端子に入る。この時初段フリップフロップのＣＫ端子とＤ端子の波形の位相差はホールド時間の規格分である。判定は初段フリップフロップの出力がＨｉｇｈであれば正常にデータを取り込めたことになりＰＡＳＳ、初段フリップフロップの出力がＬｏｗであれば１サイクル前のデータを取り込んだことになりＦＡＩＬと判定することができる。
【００２０】
以上のような本実施の形態１による半導体集積回路においては、上記の構成により、クロックに対するセットアップ時間、ホールド時間の自己検査を行なうことができる。しかも、ＡＣ特性のセットアップ時間、ホールド時間を保証するために、そのデータを受ける初段のフリップフロップが正常動作することを確認するようにしているので、ＡＣ特性の規格に合わせて実動作パターンを加工する必要がなく、ＡＣ特性検査用テストプログラムの開発工数を大きく削減でき、また、実動作パターンを使用していないため、ＡＣ特性検査のテスト時間を大きく短縮することができる効果がある。
【００２１】
（実施の形態２）
図４は、本発明の実施の形態２による半導体集積回路装置を示す図である。
図において、ＡＣＢＩＳＴ（１）３０、ＡＣＢＩＳＴ（２）３１、ＡＣＢＩＳＴ（Ｎ）３２、は、上記実施の形態１の半導体集積回路の構成要素を備えた各ＡＣ特性毎に自己検査を行うＮ個のＵＮＩＴである。３３は、ＡＣＢＩＳＴ（１）３０の基準となるクロックＣＬＫ（１）、３４は、ＡＣＢＩＳＴ（２）３１の基準となるクロックＣＬＫ（２）、３５は、上記ＡＣＢＩＳＴ（Ｎ）３２の基準となるクロックＣＬＫ（Ｎ）、３６は、ＡＣＢＩＳＴ（１）３０〜ＡＣＢＩＳＴ（Ｎ）３２の制御を行なうＢＩＳＴ制御部、３７は、ＡＣ特性自己検査の実行／非実行を制御する信号であるＢＩＳＴ＿ＥＮＡＢＬＥ信号である。３８は、各自己検査回路の判定結果を受け、ＡＣ特性検査全体のＰＡＳＳ／ＦＡＩＬ判定を行ない、ＢＩＳＴ結果判定信号３９を出力するＢＩＳＴ判定部である。４０は、検査終了時に出力されるテスト終了信号である。
【００２２】
次に、本実施の形態２による半導体集積回路装置の動作について説明する。
図５は各ＡＣＢＩＳＴ＿ＵＮＩＴを並列に検査した時の各ＡＣＢＩＳＴ＿ＵＮＩＴの判定動作とＡＣ特性全体の判定動作を示す動作波形図である。
【００２３】
各ＡＣＢＩＳＴ＿ＵＮＩＴはＢＩＳＴ＿ＥＮＡＢＬＥ信号がＨｉｇｈになった後のＣＬＫ（１）の１クロック目で図１のセレクタ６の３つの入力の内、入力Ｂ端子が選択され、３クロック目でセットアップのＰＡＳＳ／ＦＡＩＬ判定が行なわれ、４クロック目でセレクタ６の３つの入力の内、入力Ｃ端子が選択され、６クロック目でホールドのＰＡＳＳ／ＦＡＩＬ判定が行なわれ、７クロック目で比較器による比較判定が行なわれ、セットアップ、ホールド検査ともにＰＡＳＳの場合はＨｉｇｈが出力される。その他のＡＣＢＩＳＴ＿ＵＮＩＴも同様の動作が行なわれる。全ＡＣＢＩＳＴ＿ＵＮＩＴの動作終了後、テスト終了信号が出力され各ＡＣＢＩＳＴ＿ＵＮＩＴの比較器の判定信号のＡＮＤ結果がＢＩＳＴ結果判定信号として出力される。ＢＩＳＴ結果判定信号がＨｉｇｈならば全体の検査としてＰＡＳＳしたことになる。
【００２４】
以上のような本実施の形態２による半導体集積回路装置によれば、以上のような構成としたので、各ＡＣＢＩＳＴ ＵＮＩＴの複数のＡＣ特性の自己検査を行なうことができ、その際、ＡＣ特性検査用テストプログラムの開発工数を大きく削減でき、かつ、ＡＣ特性検査のテスト時間を大きく短縮することができる。さらに、本実施の形態２においては、並列検査／診断モード切替信号４１を設けることにより、ＡＣＢＩＳＴ（１）からＡＣＢＩＳＴ（Ｎ）までを同時に並列検査を行なうことが可能で、これにより、テスト時間を大幅に短縮することができる。
【００２５】
また、診断モードでは、任意のＵＮＩＴを任意の順番でその診断を行なうことができ、これにより、どのＡＣ検査でＦＡＩＬになったかを解析することができる。
【００３０】
【発明の効果】
以上のように、本発明の請求項１にかかる半導体集積回路装置によれば、クロック信号とこのクロック信号に同期した信号とを与えて動作する半導体回路と、この半導体回路のセットアップ時間及びホールド時間を検査する信号を前記半導体回路に与えるＩ／Ｏセル回路と、前記半導体回路の出力信号を判定する判定部と、を備えた半導体集積回路を複数個備えた半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記クロック信号を入力して前記半導体回路のセットアップ時間に応じた時間遅延させるセットアップ時間設定用遅延セルと、前記クロック信号を入力して前記半導体回路のホールド時間に応じた時間遅延させるホールド時間設定用遅延セルとを備え、前記判定部は、前記半導体回路の出力信号と期待値とを比較した結果を出力する比較器とを備え、前記複数個の半導体集積回路を同時に検査する並列検査モードと、前記複数個の半導体集積回路の前記検査を任意の順序で行う診断モードとを切り替えるＢＩＳＴ制御部を備えた、ものとしたので、複数のＡＣ特性検査を同時に並行して検査でき、テスト時間を大幅に短縮できる効果が得られる。また、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる。
【００３１】
本発明の請求項２にかかる半導体集積回路装置によれば、請求項１に記載の半導体集積回路装置において、各半導体集積回路の検査の結果を判定し、各検査結果を入力してＡＮＤ論理結果を出力するＢＩＳＴ判定部をさらに備えるものとしたので、各ＡＣＢＩＳＴ＿ＵＮＩＴを同時に検査でき、検査時間を短縮することができるとともに、各自己検査回路は、どのＡＣ特性検査でＦＡＩＬしたかを解析することができる効果が得られる。
また、本発明の請求項３にかかる半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記Ｉ／Ｏセル回路は、前記半導体回路のセットアップ時間の検査と、ホールド時間の検査とを切り替え可能とするセレクタを備えることを特徴とするものである。これにより、セットアップ時間の検査、及びホールド時間の検査を自動で切り替えることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路を示す図である。
【図２】本発明の実施の形態１のセットアップ時間を検査する場合の動作波形図である。
【図３】本発明の実施の形態１のホールド時間を検査する場合の動作波形図である。
【図４】本発明の実施の形態２による半導体集積回路装置を示す図である。
【図５】本発明の実施の形態２の動作波形図である。
【符号の説明】
１ クロック
２、５ Ｉ／Ｏセル
３、１５ 入力バッファ
４ 入力データ
６ セレクタ
７ セレクタの入力Ａ端子
８ セットアップ時間調整用遅延調整セル
９ セレクタの入力Ｂ端子
１０ ホールド時間調整用遅延調整セル
１１ セレクタの入力Ｃ端子
１２ セレクタの出力Ｙ端子
１３ セレクト信号制御部
１４ セレクタのＳ端子
１６ 初段フリップフロップ
１７ 初段フリップフロップのデータＤ端子
１８ 初段フリップフロップのクロック端子
１９ 初段フリップフロップの出力Ｑ端子
２０ 出力データ圧縮器
２１ 期待値格納レジスタ
２２ 比較器
３０ ＡＣＢＩＳＴ（１）
３１ ＡＣＢＩＳＴ（２）
３２ ＡＣＢＩＳＴ（Ｎ）
３３ ＡＣＢＩＳＴ（１）の基準となるクロックＣＬＫ（１）
３４ ＡＣＢＩＳＴ（２）の基準となるクロックＣＬＫ（２）
３５ ＡＣＢＩＳＴ（Ｎ）の基準となるクロックＣＬＫ（Ｎ）
３６ ＢＩＳＴ制御部
３７ ＢＩＳＴ＿ＥＮＡＢＬＥ信号
３８ ＢＩＳＴ判定部
３９ ＢＩＳＴ結果判定信号
４０ テスト終了信号
４１ 並列検査/診断モード切替信号
Claims (3)
- クロック信号とこのクロック信号に同期した信号とを与えて動作する半導体回路と、この半導体回路のセットアップ時間及びホールド時間を検査する信号を前記半導体回路に与えるＩ／Ｏセル回路と、前記半導体回路の出力信号を判定する判定部と、を備えた半導体集積回路を複数個備えた半導体集積回路装置において、
前記Ｉ／Ｏセル回路は、前記クロック信号を入力して前記半導体回路のセットアップ時間に応じた時間遅延させるセットアップ時間設定用遅延セルと、前記クロック信号を入力して前記半導体回路のホールド時間に応じた時間遅延させるホールド時間設定用遅延セルとを備え、
前記判定部は、前記半導体回路の出力信号と期待値とを比較した結果を出力する比較器とを備え、
前記複数個の半導体集積回路を同時に検査する並列検査モードと、前記複数個の半導体集積回路の前記検査を任意の順序で行う診断モードとを切り替えるＢＩＳＴ制御部を備えた、
ことを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
各半導体集積回路の検査の結果を判定し、各検査結果を入力してＡＮＤ論理結果を出力するＢＩＳＴ判定部をさらに備える、
ことを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記Ｉ／Ｏセル回路は、前記半導体回路のセットアップ時間の検査と、ホールド時間の検査とを切り替え可能とするセレクタを備える、
ことを特徴とする半導体集積回路装置。
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