JPH11111000A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH11111000A JPH11111000A JP9266364A JP26636497A JPH11111000A JP H11111000 A JPH11111000 A JP H11111000A JP 9266364 A JP9266364 A JP 9266364A JP 26636497 A JP26636497 A JP 26636497A JP H11111000 A JPH11111000 A JP H11111000A
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 多様な不良の発生にも高速に試験及び検証を
行うことができる半導体メモリの故障自己診断装置を提
供する。 【構成】 ＣＰＵ１１からデータ発生回路１２とアドレ
ス発生回路２２1〜２２ｎに初期設定をし、クロック発
生回路１３のタイミングでアドレス発生回路２２1〜２
２ｎとデータ発生回路１２を使用して、テストデータを
メモリ素子２１1〜２１ｎに書込み、また、比較器２３1
〜２３ｎで、メモリ素子２１1〜２１ｎの出力とデータ
発生回路１２の出力とを比較して、不良検出にＦＦ２４
1〜２４ｎをセットし、不良発生を表示する。また、不
良検出すると、対応するアドレス発生回路の動作を停止
させる。
行うことができる半導体メモリの故障自己診断装置を提
供する。 【構成】 ＣＰＵ１１からデータ発生回路１２とアドレ
ス発生回路２２1〜２２ｎに初期設定をし、クロック発
生回路１３のタイミングでアドレス発生回路２２1〜２
２ｎとデータ発生回路１２を使用して、テストデータを
メモリ素子２１1〜２１ｎに書込み、また、比較器２３1
〜２３ｎで、メモリ素子２１1〜２１ｎの出力とデータ
発生回路１２の出力とを比較して、不良検出にＦＦ２４
1〜２４ｎをセットし、不良発生を表示する。また、不
良検出すると、対応するアドレス発生回路の動作を停止
させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリの
故障自己診断装置についてのものであり、特に、多ビッ
トで大容量の半導体メモリを搭載したＩＣテスタにおけ
る半導体メモリの故障自己診断装置についてのものであ
る。
故障自己診断装置についてのものであり、特に、多ビッ
トで大容量の半導体メモリを搭載したＩＣテスタにおけ
る半導体メモリの故障自己診断装置についてのものであ
る。
【０００２】
【従来の技術】図５は、従来技術による代表的な半導体
メモリの故障自己診断装置の構成図である（特開平４−
１７８５８０号公報参照）。図５に示すように、この装
置は、（ａ）診断のシーケンスプログラムが書き込まれ
ているＣＰＵ５１と、（ｂ）ＣＰＵ５１からのテストス
タート信号ＴＳＴで起動するクロック発生回路５６と、
（ｃ）クロック発生回路５６の出力ＣＬＫａで動作し、
ＣＰＵ５１がメモリ書き込みモード（ＷＭＤ＝「Ｈ」）
のときはメモリ５５に書き込むデータを発生し、ＣＰＵ
５１がメモリ読み出しモード（ＷＭＤ＝「Ｌ」）のとき
は期待データを発生するデータ発生回路５２と、（ｄ）
クロック発生回路５６の出力ＣＬＫａで動作し、ＣＰＵ
５１がメモリ書き込みモードのときは、データを書き込
むメモリ５５のアドレスを発生し、ＣＰＵ５１がメモリ
読み出しモードのときは、データを読み出すメモリ５５
のアドレスを発生するアドレス発生回路５３と、（ｅ）
クロック発生回路５６の出力ＣＬＫａで動作し、テスト
終了を検出し、クロック発生回路６の動作を停止させる
停止信号ＴＳＰを発生するテスト終了検出回路５７と、
（ｆ）データ発生回路５２の出力データを入力し、ＣＰ
Ｕ５１が書込みモードのときには入力データをメモリ５
５の入力データＭＩＤを出力し、ＣＰＵ５１が読出しモ
ードのときには入力データを期待データＥＸＤとして出
力する切換回路５８と、（ｇ）メモリ５５の読出しデー
タＭＯＤを第１入力とし、期待データＥＸＤを第２入力
とし、メモリ５５の出力データＭＯＤと期待データＥＸ
Ｄとを比較し、期待データＥＸＤとメモリ５５の出力デ
ータＭＯＤの一致、不一致を検出し、メモリ５５の良、
不良を判断する比較器５４と、（ｈ）比較器５４の出力
ＣＭＰをセット信号とし、ＣＰＵ５１のテストスタート
信号ＴＳＴをリセット信号とするフリップフロップ（以
後、ＦＦと呼ぶ）５９とを備える。なお、メモリ５５へ
の書込み指示信号ＭＷＴは、メモリ書き込みモード（Ｗ
ＭＤ＝「Ｈ」）である場合にクロック発生回路５６の出
力ＣＬＫｂ（ＣＬＫａとは異なる位相を有する）に同期
して、ＮＡＮＤ回路６０で発生される。
メモリの故障自己診断装置の構成図である（特開平４−
１７８５８０号公報参照）。図５に示すように、この装
置は、（ａ）診断のシーケンスプログラムが書き込まれ
ているＣＰＵ５１と、（ｂ）ＣＰＵ５１からのテストス
タート信号ＴＳＴで起動するクロック発生回路５６と、
（ｃ）クロック発生回路５６の出力ＣＬＫａで動作し、
ＣＰＵ５１がメモリ書き込みモード（ＷＭＤ＝「Ｈ」）
のときはメモリ５５に書き込むデータを発生し、ＣＰＵ
５１がメモリ読み出しモード（ＷＭＤ＝「Ｌ」）のとき
は期待データを発生するデータ発生回路５２と、（ｄ）
クロック発生回路５６の出力ＣＬＫａで動作し、ＣＰＵ
５１がメモリ書き込みモードのときは、データを書き込
むメモリ５５のアドレスを発生し、ＣＰＵ５１がメモリ
読み出しモードのときは、データを読み出すメモリ５５
のアドレスを発生するアドレス発生回路５３と、（ｅ）
クロック発生回路５６の出力ＣＬＫａで動作し、テスト
終了を検出し、クロック発生回路６の動作を停止させる
停止信号ＴＳＰを発生するテスト終了検出回路５７と、
（ｆ）データ発生回路５２の出力データを入力し、ＣＰ
Ｕ５１が書込みモードのときには入力データをメモリ５
５の入力データＭＩＤを出力し、ＣＰＵ５１が読出しモ
ードのときには入力データを期待データＥＸＤとして出
力する切換回路５８と、（ｇ）メモリ５５の読出しデー
タＭＯＤを第１入力とし、期待データＥＸＤを第２入力
とし、メモリ５５の出力データＭＯＤと期待データＥＸ
Ｄとを比較し、期待データＥＸＤとメモリ５５の出力デ
ータＭＯＤの一致、不一致を検出し、メモリ５５の良、
不良を判断する比較器５４と、（ｈ）比較器５４の出力
ＣＭＰをセット信号とし、ＣＰＵ５１のテストスタート
信号ＴＳＴをリセット信号とするフリップフロップ（以
後、ＦＦと呼ぶ）５９とを備える。なお、メモリ５５へ
の書込み指示信号ＭＷＴは、メモリ書き込みモード（Ｗ
ＭＤ＝「Ｈ」）である場合にクロック発生回路５６の出
力ＣＬＫｂ（ＣＬＫａとは異なる位相を有する）に同期
して、ＮＡＮＤ回路６０で発生される。
【０００３】この装置では、以下のように動作して、メ
モリ５５の自己診断を実行する。まず、ＣＰＵ５１が書
込みモード（ＷＭＤ＝「Ｈ」）を設定する。この後、Ｃ
ＰＵ５１がデータバスＤＴＢを介して、データ発生回路
５２に初期データ値を設定するとともに、アドレス発生
回路５３に初期アドレス値を設定する。また、テスト終
了検出回路５７にテスト終了条件を設定する。引き続
き、ＣＰＵ５１がテストスタート信号ＴＳＴを出力し
て、クロック発生回路５６を起動する。
モリ５５の自己診断を実行する。まず、ＣＰＵ５１が書
込みモード（ＷＭＤ＝「Ｈ」）を設定する。この後、Ｃ
ＰＵ５１がデータバスＤＴＢを介して、データ発生回路
５２に初期データ値を設定するとともに、アドレス発生
回路５３に初期アドレス値を設定する。また、テスト終
了検出回路５７にテスト終了条件を設定する。引き続
き、ＣＰＵ５１がテストスタート信号ＴＳＴを出力し
て、クロック発生回路５６を起動する。
【０００４】起動されたクロック発生回路５６は、互い
に異なる位相を有するクロック信号ＣＬＫａおよびクロ
ック信号ＣＬＫｂを発生する。これらのクロック信号Ｃ
ＬＫａ、ＣＬＫｂに同期して、データ発生回路５２、ア
ドレス発生回路５３、およびＮＡＮＤ回路６０が動作し
て、メモリ５５のアドレス発生回路５３が発生したアド
レスにデータ発生回路５３が発生したデータが順次書き
込まれる。
に異なる位相を有するクロック信号ＣＬＫａおよびクロ
ック信号ＣＬＫｂを発生する。これらのクロック信号Ｃ
ＬＫａ、ＣＬＫｂに同期して、データ発生回路５２、ア
ドレス発生回路５３、およびＮＡＮＤ回路６０が動作し
て、メモリ５５のアドレス発生回路５３が発生したアド
レスにデータ発生回路５３が発生したデータが順次書き
込まれる。
【０００５】テスト対象のアドレス範囲についてのデー
タ書込みが終了すると、テスト終了検出回路５７がメモ
リ書込み動作の終了を検出し、テスト終了信号ＴＳＰを
発生し、クロック発生回路５６を停止させる。
タ書込みが終了すると、テスト終了検出回路５７がメモ
リ書込み動作の終了を検出し、テスト終了信号ＴＳＰを
発生し、クロック発生回路５６を停止させる。
【０００６】次に、ＣＰＵ５１が読出しモード（ＷＭＤ
＝「Ｌ」）を設定する。この後、ＣＰＵ５１がデータバ
スＤＴＢを介して、書込みモード時と同様に、データ発
生回路５２に初期データ値を設定するとともに、アドレ
ス発生回路５３に初期アドレス値を設定する。また、テ
スト終了検出回路５７にテスト終了条件を設定する。引
き続き、ＣＰＵ５１がテストスタート信号ＴＳＴを出力
して、クロック発生回路５６を起動するとともにＦＦ５
９をリセットする。
＝「Ｌ」）を設定する。この後、ＣＰＵ５１がデータバ
スＤＴＢを介して、書込みモード時と同様に、データ発
生回路５２に初期データ値を設定するとともに、アドレ
ス発生回路５３に初期アドレス値を設定する。また、テ
スト終了検出回路５７にテスト終了条件を設定する。引
き続き、ＣＰＵ５１がテストスタート信号ＴＳＴを出力
して、クロック発生回路５６を起動するとともにＦＦ５
９をリセットする。
【０００７】起動されたクロック発生回路は、互いに異
なる位相を有するクロック信号ＣＬＫａおよびクロック
信号ＣＬＫｂを発生する。これらのクロック信号ＣＬＫ
ａに同期して、データ発生回路５２およびアドレス発生
回路５３が動作して、メモリ５５のアドレス発生回路５
３が発生したアドレスからデータが読み出され、データ
発生回路５２が発生した期待データＥＸＤとメモリ５５
から読み出されたデータＭＯＤとが比較器５４で順次比
較される。比較器５４における比較の結果、不一致が生
じ、不良を検出すると、比較結果信号ＣＭＰでＦＦ５９
がセットされる。
なる位相を有するクロック信号ＣＬＫａおよびクロック
信号ＣＬＫｂを発生する。これらのクロック信号ＣＬＫ
ａに同期して、データ発生回路５２およびアドレス発生
回路５３が動作して、メモリ５５のアドレス発生回路５
３が発生したアドレスからデータが読み出され、データ
発生回路５２が発生した期待データＥＸＤとメモリ５５
から読み出されたデータＭＯＤとが比較器５４で順次比
較される。比較器５４における比較の結果、不一致が生
じ、不良を検出すると、比較結果信号ＣＭＰでＦＦ５９
がセットされる。
【０００８】テスト対象のアドレス範囲についてのデー
タ読出しおよび比較が終了するか、不良を検出すると、
テスト終了検出回路５７がメモリ読出しおよび比較動作
の終了を検出し、テスト終了信号ＴＳＰを発生し、クロ
ック発生回路５６を停止させ、テストが終了する。
タ読出しおよび比較が終了するか、不良を検出すると、
テスト終了検出回路５７がメモリ読出しおよび比較動作
の終了を検出し、テスト終了信号ＴＳＰを発生し、クロ
ック発生回路５６を停止させ、テストが終了する。
【０００９】こうして、テストが終了した段階でＦＦ５
９の出力をテスタピンで参照することにより、メモリ５
５の診断を行うことができる。
９の出力をテスタピンで参照することにより、メモリ５
５の診断を行うことができる。
【００１０】
【発明が解決しようとする課題】従来の半導体メモリの
自己診断装置は上記のように構成されるので、メモリの
自己診断をする際において、不良のない場合には高速に
行えるが、不良がアドレスやテスタピンについて多岐に
わたって発生している場合には、不良がどのテスタピン
のどのアドレスで発生しているか検証するにあたって、
不良が発生した回数と同じ回数のテストが必要であり、
検証に時間を費やすという問題があった。
自己診断装置は上記のように構成されるので、メモリの
自己診断をする際において、不良のない場合には高速に
行えるが、不良がアドレスやテスタピンについて多岐に
わたって発生している場合には、不良がどのテスタピン
のどのアドレスで発生しているか検証するにあたって、
不良が発生した回数と同じ回数のテストが必要であり、
検証に時間を費やすという問題があった。
【００１１】本発明は、上記を鑑みてなされたものであ
り、多様な不良の発生にも高速に試験及び検証すること
ができる半導体メモリの故障自己診断装置を提供するこ
とを目的とする。
り、多様な不良の発生にも高速に試験及び検証すること
ができる半導体メモリの故障自己診断装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、テスタピンに応じたメモリの数に応じ
て各メモリごとに配設することが必須の資源と全メモリ
に共通に配設することができる資源とを組合せて、半導
体メモリの故障自己診断装置を構成することとした。
め、本発明では、テスタピンに応じたメモリの数に応じ
て各メモリごとに配設することが必須の資源と全メモリ
に共通に配設することができる資源とを組合せて、半導
体メモリの故障自己診断装置を構成することとした。
【００１３】すなわち、本発明の半導体メモリの故障自
己診断装置は、（ａ）診断のシーケンスプログラムが書
き込まれ、診断動作を制御するＣＰＵと、（ｂ）ＣＰＵ
がメモリ書込みモードを指定のときは全てのメモリ素子
へ書き込むデータを発生するとともに、ＣＰＵがメモリ
読出しモードを指定のときは全てのメモリ素子から読み
出されるデータの期待値を発生するデータ発生回路と、
（ｃ）ＣＰＵからのテストスタート信号に応じて起動
し、複数のクロック信号を出力するクロック発生回路
と、（ｄ）所定アドレス範囲についてのテスト終了を検
出し、クロック発生回路の動作を停止させる第１停止信
号を発生する第１テスト終了検出回路と、（ｅ）メモリ
素子ごとに配設され、ＣＰＵがメモリ書込みモードを指
定のときはデータが書き込まれるメモリ素子のアドレス
を発生するとともに、ＣＰＵがメモリ読出しモードを指
定のときはデータが読み出されメモリのアドレスを発生
するアドレス発生回路と、（ｆ）メモリ素子ごとに配設
され、メモリ素子から読み出されたデータとデータ発生
回路から出力された期待値データとを入力して比較し、
比較結果信号を出力する比較器と、（ｇ）メモリ素子ご
とに配設され、テストスタート信号でリセットされると
ともに、比較器での不一致結果に応じた比較結果信号で
セットされ、セット時に、対応するアドレス発生回路を
不活性化させるフリップフロップ回路と、（ｈ）ＣＰＵ
が書込みモードを指定時に、クロック発生回路から出力
された第１クロック信号に同期して、メモリ素子への書
込み指示信号を発生するライトイネーブル回路と、
（ｉ）ＣＰＵが読出しモードを指定時に、クロック発生
回路から出力された第２クロック信号に同期して、比較
器の活性化を指示する比較器活性化信号信号を発生する
比較器活性化回路とを備えることを特徴とする。
己診断装置は、（ａ）診断のシーケンスプログラムが書
き込まれ、診断動作を制御するＣＰＵと、（ｂ）ＣＰＵ
がメモリ書込みモードを指定のときは全てのメモリ素子
へ書き込むデータを発生するとともに、ＣＰＵがメモリ
読出しモードを指定のときは全てのメモリ素子から読み
出されるデータの期待値を発生するデータ発生回路と、
（ｃ）ＣＰＵからのテストスタート信号に応じて起動
し、複数のクロック信号を出力するクロック発生回路
と、（ｄ）所定アドレス範囲についてのテスト終了を検
出し、クロック発生回路の動作を停止させる第１停止信
号を発生する第１テスト終了検出回路と、（ｅ）メモリ
素子ごとに配設され、ＣＰＵがメモリ書込みモードを指
定のときはデータが書き込まれるメモリ素子のアドレス
を発生するとともに、ＣＰＵがメモリ読出しモードを指
定のときはデータが読み出されメモリのアドレスを発生
するアドレス発生回路と、（ｆ）メモリ素子ごとに配設
され、メモリ素子から読み出されたデータとデータ発生
回路から出力された期待値データとを入力して比較し、
比較結果信号を出力する比較器と、（ｇ）メモリ素子ご
とに配設され、テストスタート信号でリセットされると
ともに、比較器での不一致結果に応じた比較結果信号で
セットされ、セット時に、対応するアドレス発生回路を
不活性化させるフリップフロップ回路と、（ｈ）ＣＰＵ
が書込みモードを指定時に、クロック発生回路から出力
された第１クロック信号に同期して、メモリ素子への書
込み指示信号を発生するライトイネーブル回路と、
（ｉ）ＣＰＵが読出しモードを指定時に、クロック発生
回路から出力された第２クロック信号に同期して、比較
器の活性化を指示する比較器活性化信号信号を発生する
比較器活性化回路とを備えることを特徴とする。
【００１４】本発明の半導体メモリの故障自己診断装置
によれば、診断対象のメモリ素子ごとに、アドレス発生
回路、比較器、およびフリップフロップを配設される。
そして、診断の結果として特定のメモリ素子の不良が検
出され、この特定のメモリ素子に対応したフリップフロ
ップがセットされると、この特定のメモリ素子に対応す
るアドレス発生回路が不活性化され、この特定のメモリ
素子に関するテストが終了する。一方、不良が検出され
ていない他のメモリ素子については診断が続行される。
によれば、診断対象のメモリ素子ごとに、アドレス発生
回路、比較器、およびフリップフロップを配設される。
そして、診断の結果として特定のメモリ素子の不良が検
出され、この特定のメモリ素子に対応したフリップフロ
ップがセットされると、この特定のメモリ素子に対応す
るアドレス発生回路が不活性化され、この特定のメモリ
素子に関するテストが終了する。一方、不良が検出され
ていない他のメモリ素子については診断が続行される。
【００１５】したがって、テスト終了時に各フリップフ
ロップの出力をテスタピンとして参照することにより、
不良が発生したメモリ素子を判別できるとともに、不良
が発生したメモリ素子に対応するアドレス発生回路の内
容を参照することにより、不良が発生したアドレスを識
別することができる。
ロップの出力をテスタピンとして参照することにより、
不良が発生したメモリ素子を判別できるとともに、不良
が発生したメモリ素子に対応するアドレス発生回路の内
容を参照することにより、不良が発生したアドレスを識
別することができる。
【００１６】本発明の半導体メモリの故障自己診断装置
では、アドレス発生回路をアップカウンタを用いて構成
されることが可能であり、また、第１テスト終了検出回
路がダウンカウンタを用いて構成するされることが可能
である。
では、アドレス発生回路をアップカウンタを用いて構成
されることが可能であり、また、第１テスト終了検出回
路がダウンカウンタを用いて構成するされることが可能
である。
【００１７】また、本発明の半導体メモリの故障自己診
断装置では、全てのフリップフロップ回路の出力信号を
入力し、全てのフリップフロップ回路がセットされた場
合に、クロック発生回路の動作を停止させる第２停止信
号を発生する第２テスト終了検出回路を更に備えること
が可能である。
断装置では、全てのフリップフロップ回路の出力信号を
入力し、全てのフリップフロップ回路がセットされた場
合に、クロック発生回路の動作を停止させる第２停止信
号を発生する第２テスト終了検出回路を更に備えること
が可能である。
【００１８】この場合、所定アドレス範囲についてのテ
ストが終了する前に、全てのメモリ素子で不良が発生し
た場合、直ちにクロック発生回路の動作が停止され、余
分となった期間にクロック発生回路が動作せずにテスト
が終了するので、効率的な診断が可能となる。
ストが終了する前に、全てのメモリ素子で不良が発生し
た場合、直ちにクロック発生回路の動作が停止され、余
分となった期間にクロック発生回路が動作せずにテスト
が終了するので、効率的な診断が可能となる。
【００１９】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体メモリ故障自己診断装置の一実施形態につい
て説明する。なお、図面の説明にあたって、同一の要素
には同一の符号を付し、重複する説明を省略する。
明の半導体メモリ故障自己診断装置の一実施形態につい
て説明する。なお、図面の説明にあたって、同一の要素
には同一の符号を付し、重複する説明を省略する。
【００２０】図１は、本発明の半導体メモリ故障自己診
断装置の一実施形態の構成図である。図１に示すよう
に、この装置は、（ａ）診断のシーケンスプログラムが
書き込まれ、診断動作を制御するＣＰＵ１１と、（ｂ）
ＣＰＵ１１がメモリ書込みモードを指定（ＷＭＤ＝
「Ｈ」）のときは、全てのメモリ素子２１1〜２１ｎへ
書き込むデータを発生するとともに、ＣＰＵ１１がメモ
リ読出しモードを指定（ＷＭＤ＝「Ｌ」）のときは、全
てのメモリ素子２１1〜２１ｎから本来読み出されるべ
きデータの期待値を発生するデータ発生回路１２と、
（ｃ）ＣＰＵ１１からのテストスタート信号ＴＳＴに応
じて起動し、クロック信号ＣＬＫａ、ＣＬＫｂ、および
ＣＬＫｃを出力するクロック発生回路１３と、（ｄ）所
定アドレス範囲についてのテスト終了を検出し、クロッ
ク発生回路１３の動作を停止させる第１停止信号ＴＳＰ
１を発生する第１テスト終了検出回路１４と、（ｅ）メ
モリ素子２１1〜２１ｎごとに配設され、ＣＰＵ１１が
メモリ書込みモードを指定のときはデータが書き込まれ
るメモリ素子２１1〜２１ｎのアドレスを発生するとと
もに、ＣＰＵ１１がメモリ読出しモードを指定のときは
データが読み出されメモリ素子２１1〜２１ｎのアドレ
スを発生するアドレス発生回路２２1〜２２ｎと、
（ｆ）メモリ素子２１1〜２１ｎごとに配設され、メモ
リ素子２１1〜２１ｎから読み出されたデータとデータ
発生回路１２から出力された期待値データとを入力して
比較し、比較結果信号を出力する比較器２３1〜２３ｎ
と、（ｇ）メモリ素子２１1〜２１ｎごとに配設され、
テストスタート信号ＴＳＴでリセットされるとともに、
比較器２３1〜２３ｎでの不一致結果に応じた比較結果
信号ＣＭＰ１〜ＣＭＰｎでセットされ、セット時に、対
応するアドレス発生回路２２1〜２２ｎを不活性化させ
るフリップフロップ回路（以後、ＦＦと呼ぶ）２４1〜
２４ｎと、（ｈ）ＣＰＵ１１が書込みモードを指定時
に、クロック発生回路１３から出力されたクロック信号
ＣＬＫｂに同期して、メモリ素子２１1〜２１ｎへの書
込み指示信号ＭＷＴを発生するライトイネーブル回路１
５と、（ｉ）ＣＰＵ１１が読出しモードを指定時に、ク
ロック発生回路１３から出力されたクロック信号ＣＬＫ
ａに同期して、比較器２３1〜２３ｎの活性化を指示す
る比較器活性化信号ＣＥＮを発生する比較器活性化回路
１６と、（ｈ）全てのフリップフロップ回路２４1〜２
４ｎの出力信号を入力し、全てのフリップフロップ回路
２４1〜２４ｎがセットされた場合に、クロック発生回
路１３の動作を停止させる第２停止信号ＴＳＰ２を発生
する第２テスト終了検出回路１７とを備える。
断装置の一実施形態の構成図である。図１に示すよう
に、この装置は、（ａ）診断のシーケンスプログラムが
書き込まれ、診断動作を制御するＣＰＵ１１と、（ｂ）
ＣＰＵ１１がメモリ書込みモードを指定（ＷＭＤ＝
「Ｈ」）のときは、全てのメモリ素子２１1〜２１ｎへ
書き込むデータを発生するとともに、ＣＰＵ１１がメモ
リ読出しモードを指定（ＷＭＤ＝「Ｌ」）のときは、全
てのメモリ素子２１1〜２１ｎから本来読み出されるべ
きデータの期待値を発生するデータ発生回路１２と、
（ｃ）ＣＰＵ１１からのテストスタート信号ＴＳＴに応
じて起動し、クロック信号ＣＬＫａ、ＣＬＫｂ、および
ＣＬＫｃを出力するクロック発生回路１３と、（ｄ）所
定アドレス範囲についてのテスト終了を検出し、クロッ
ク発生回路１３の動作を停止させる第１停止信号ＴＳＰ
１を発生する第１テスト終了検出回路１４と、（ｅ）メ
モリ素子２１1〜２１ｎごとに配設され、ＣＰＵ１１が
メモリ書込みモードを指定のときはデータが書き込まれ
るメモリ素子２１1〜２１ｎのアドレスを発生するとと
もに、ＣＰＵ１１がメモリ読出しモードを指定のときは
データが読み出されメモリ素子２１1〜２１ｎのアドレ
スを発生するアドレス発生回路２２1〜２２ｎと、
（ｆ）メモリ素子２１1〜２１ｎごとに配設され、メモ
リ素子２１1〜２１ｎから読み出されたデータとデータ
発生回路１２から出力された期待値データとを入力して
比較し、比較結果信号を出力する比較器２３1〜２３ｎ
と、（ｇ）メモリ素子２１1〜２１ｎごとに配設され、
テストスタート信号ＴＳＴでリセットされるとともに、
比較器２３1〜２３ｎでの不一致結果に応じた比較結果
信号ＣＭＰ１〜ＣＭＰｎでセットされ、セット時に、対
応するアドレス発生回路２２1〜２２ｎを不活性化させ
るフリップフロップ回路（以後、ＦＦと呼ぶ）２４1〜
２４ｎと、（ｈ）ＣＰＵ１１が書込みモードを指定時
に、クロック発生回路１３から出力されたクロック信号
ＣＬＫｂに同期して、メモリ素子２１1〜２１ｎへの書
込み指示信号ＭＷＴを発生するライトイネーブル回路１
５と、（ｉ）ＣＰＵ１１が読出しモードを指定時に、ク
ロック発生回路１３から出力されたクロック信号ＣＬＫ
ａに同期して、比較器２３1〜２３ｎの活性化を指示す
る比較器活性化信号ＣＥＮを発生する比較器活性化回路
１６と、（ｈ）全てのフリップフロップ回路２４1〜２
４ｎの出力信号を入力し、全てのフリップフロップ回路
２４1〜２４ｎがセットされた場合に、クロック発生回
路１３の動作を停止させる第２停止信号ＴＳＰ２を発生
する第２テスト終了検出回路１７とを備える。
【００２１】ここで、各アドレス発生回路２２1〜２２
ｎは、ＣＰＵ１１によってカレント値が読み書き可能で
あり、クロック信号ＣＬＫｃに同期してカウントアップ
するアップカウンタを備える。第１テスト終了検出回路
１４は、ＣＰＵ１１によってカレント値が書込み可能
であり、クロック信号ＣＬＫｃに同期してカウントダウ
ンするダウンカウンタ３１と、ダウンカウンタ３１の
カレント値を入力し、このカレント値が０の場合に、第
１停止信号ＴＳＰ１を発生するゼロ一致検出回路３２を
備える。第２テスト終了検出回路１７は、全てのフリ
ップフロップ回路２４1〜２４ｎの出力信号を入力し、
論理積を演算して出力するＡＮＤ回路３６と、ＡＮＤ
回路３６の出力信号とＣＰＵ１１が出力する不良停止モ
ード信号ＦＳＰとを入力し、論理積を演算して第２停止
信号ＴＳＰ２を出力するＡＮＤ回路３７とを備える。な
お、第１停止信号ＴＳＰ１と第２停止信号ＴＳＰ２とは
ＯＲ回路３９で論理和が演算され、クロック停止信号Ｔ
ＳＰがクロック発生回路１３へ向けて出力される。
ｎは、ＣＰＵ１１によってカレント値が読み書き可能で
あり、クロック信号ＣＬＫｃに同期してカウントアップ
するアップカウンタを備える。第１テスト終了検出回路
１４は、ＣＰＵ１１によってカレント値が書込み可能
であり、クロック信号ＣＬＫｃに同期してカウントダウ
ンするダウンカウンタ３１と、ダウンカウンタ３１の
カレント値を入力し、このカレント値が０の場合に、第
１停止信号ＴＳＰ１を発生するゼロ一致検出回路３２を
備える。第２テスト終了検出回路１７は、全てのフリ
ップフロップ回路２４1〜２４ｎの出力信号を入力し、
論理積を演算して出力するＡＮＤ回路３６と、ＡＮＤ
回路３６の出力信号とＣＰＵ１１が出力する不良停止モ
ード信号ＦＳＰとを入力し、論理積を演算して第２停止
信号ＴＳＰ２を出力するＡＮＤ回路３７とを備える。な
お、第１停止信号ＴＳＰ１と第２停止信号ＴＳＰ２とは
ＯＲ回路３９で論理和が演算され、クロック停止信号Ｔ
ＳＰがクロック発生回路１３へ向けて出力される。
【００２２】本実施形態の装置の動作について説明す
る。なお、図２はメモリ素子２１1〜２１ｎへのデータ
書込み動作時のタイムチャートであり、図３はメモリ素
子２１1〜２１ｎからのデータ読出し動作時のタイムチ
ャートである。
る。なお、図２はメモリ素子２１1〜２１ｎへのデータ
書込み動作時のタイムチャートであり、図３はメモリ素
子２１1〜２１ｎからのデータ読出し動作時のタイムチ
ャートである。
【００２３】まず、メモリ素子２１1〜２１ｎへの所定
データの書込みを行う場合について説明する。このメモ
リ素子２１1〜２１ｎへのデータ書込みを実行する前
に、ＣＰＵ１１からデータバスＤＴＢを介して、テスト
するアドレス範囲のスタートアドレスをカレント値とし
てアドレス発生回路２２1〜２２ｎのアップカウンタに
設定するとともに、テストするアドレス範囲の大きさを
カレント値として第１テスト終了検出回路１４のダウン
カウンタ３１に設定する。
データの書込みを行う場合について説明する。このメモ
リ素子２１1〜２１ｎへのデータ書込みを実行する前
に、ＣＰＵ１１からデータバスＤＴＢを介して、テスト
するアドレス範囲のスタートアドレスをカレント値とし
てアドレス発生回路２２1〜２２ｎのアップカウンタに
設定するとともに、テストするアドレス範囲の大きさを
カレント値として第１テスト終了検出回路１４のダウン
カウンタ３１に設定する。
【００２４】以上の設定の具体例として、６４ｋのアド
レス容量を持つメモリ素子の全てについて、アドレスが
０番地から９９番地までをテストする場合について、図
４を参照して説明すれば、全てのアドレス発生回路２２
1〜２２ｎには「０」がカレント値として設定されると
ともに、第１テスト終了検出回路１４には「（９９−０
＋１）＝１００」がカレント値として設定される。ま
た、ＣＰＵ１１からデータバスＤＴＢを介して、データ
発生回路１２にはテストデータが設定される。例えば、
全アドレスに「０」が書けるかをチェックするときは、
「０」が設定され、全アドレスに「１」が書けるかをチ
ェックするときは「１」が設定される。
レス容量を持つメモリ素子の全てについて、アドレスが
０番地から９９番地までをテストする場合について、図
４を参照して説明すれば、全てのアドレス発生回路２２
1〜２２ｎには「０」がカレント値として設定されると
ともに、第１テスト終了検出回路１４には「（９９−０
＋１）＝１００」がカレント値として設定される。ま
た、ＣＰＵ１１からデータバスＤＴＢを介して、データ
発生回路１２にはテストデータが設定される。例えば、
全アドレスに「０」が書けるかをチェックするときは、
「０」が設定され、全アドレスに「１」が書けるかをチ
ェックするときは「１」が設定される。
【００２５】このようにして、メモリ素子２１1〜２１
ｎに、アドレス発生回路２２1〜２２ｎからスタートア
ドレスが与えられ、データ発生回路１２からテストデー
タが与えられる。
ｎに、アドレス発生回路２２1〜２２ｎからスタートア
ドレスが与えられ、データ発生回路１２からテストデー
タが与えられる。
【００２６】次に、ＣＰＵ１１によりメモリ書込みモー
ド（ＷＭＤ＝「Ｈ」）を指定し、このモード信号ＷＭＤ
をライトイネーブル回路１５および比較器活性化回路１
６に供給する。この結果、比較器活性化回路１６の出力
ＣＥＮは常時「Ｈ」となり、比較器２３1〜２３ｎは比
較動作を行わなくなる。
ド（ＷＭＤ＝「Ｈ」）を指定し、このモード信号ＷＭＤ
をライトイネーブル回路１５および比較器活性化回路１
６に供給する。この結果、比較器活性化回路１６の出力
ＣＥＮは常時「Ｈ」となり、比較器２３1〜２３ｎは比
較動作を行わなくなる。
【００２７】次いで、ＣＰＵ１１がテストスタート信号
ＴＳＴを発生し、ＦＦ２４1〜２４ｎをリセットすると
ともに、クロック発生回路１３を起動する。起動された
クロック発生回路１３は、クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃを所定の順序で繰り返し出力する。
ＴＳＴを発生し、ＦＦ２４1〜２４ｎをリセットすると
ともに、クロック発生回路１３を起動する。起動された
クロック発生回路１３は、クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃを所定の順序で繰り返し出力する。
【００２８】クロック信号ＣＬＫｂがライトイネーブル
回路１５に供給されると、クロック信号ＣＬＫｂが
「Ｈ」となるタイミングで書込み指示信号ＭＷＴが
「Ｌ」となり、その時にデータ発生回路１２から出力さ
れているテストデータが、メモリ素子２１1〜２１ｎ内
のアドレス発生回路２２1〜２２ｎによって指定された
アドレス領域に書き込まれる。
回路１５に供給されると、クロック信号ＣＬＫｂが
「Ｈ」となるタイミングで書込み指示信号ＭＷＴが
「Ｌ」となり、その時にデータ発生回路１２から出力さ
れているテストデータが、メモリ素子２１1〜２１ｎ内
のアドレス発生回路２２1〜２２ｎによって指定された
アドレス領域に書き込まれる。
【００２９】次に、クロック信号ＣＬＫｃが「Ｈ」とな
ると、アドレス発生回路２２1〜２２ｎのカウント値が
＋１されるとともに、第１テスト終了検出回路１４のカ
ウント値が−１される。
ると、アドレス発生回路２２1〜２２ｎのカウント値が
＋１されるとともに、第１テスト終了検出回路１４のカ
ウント値が−１される。
【００３０】このようにして、クロック信号ＣＬＫｂお
よびクロック信号ＣＬＫｃの繰り返しにより、メモリ素
子２１1〜２１ｎ内にテストデータが順次書き込まれ
る。
よびクロック信号ＣＬＫｃの繰り返しにより、メモリ素
子２１1〜２１ｎ内にテストデータが順次書き込まれ
る。
【００３１】一方、第１テスト終了検出回路１４のダウ
ンカウンタ３１は、クロック信号ＣＬＫｃによってカウ
ントダウンし、カウント値が「０」となると第１テスト
終了検出回路１４のダウンカウンタ３１は第１停止信号
ＴＳＰ１を発生して、クロック発生回路１３を停止させ
る。このようにして、メモリ素子２１1〜２１ｎのテス
トしたいアドレスにテストデータが書き込まれる。
ンカウンタ３１は、クロック信号ＣＬＫｃによってカウ
ントダウンし、カウント値が「０」となると第１テスト
終了検出回路１４のダウンカウンタ３１は第１停止信号
ＴＳＰ１を発生して、クロック発生回路１３を停止させ
る。このようにして、メモリ素子２１1〜２１ｎのテス
トしたいアドレスにテストデータが書き込まれる。
【００３２】以上のようにして、メモリ素子２１1〜２
１ｎへの所定データの書込みが完了すると、メモリ素子
２１1〜２１ｎからの読出し動作を行う。
１ｎへの所定データの書込みが完了すると、メモリ素子
２１1〜２１ｎからの読出し動作を行う。
【００３３】次に、読出しを行う場合の動作について説
明する。
明する。
【００３４】メモリ素子２１1〜２１ｎからのデータ読
出しを実行する前に、データ書込み前と同様に、ＣＰＵ
１１からデータバスＤＴＢを介して、テストするアドレ
ス範囲のスタートアドレスをカレント値としてアドレス
発生回路２２1〜２２ｎに設定するとともに、テストす
るアドレス範囲の大きさをカレント値として第１テスト
終了検出回路１４のダウンカウンタ３１に設定する。
出しを実行する前に、データ書込み前と同様に、ＣＰＵ
１１からデータバスＤＴＢを介して、テストするアドレ
ス範囲のスタートアドレスをカレント値としてアドレス
発生回路２２1〜２２ｎに設定するとともに、テストす
るアドレス範囲の大きさをカレント値として第１テスト
終了検出回路１４のダウンカウンタ３１に設定する。
【００３５】次に、ＣＰＵ１１によりメモリ読出しモー
ド（ＷＭＤ＝「Ｌ」）を指定し、このモード信号ＷＭＤ
をライトイネーブル回路１５および比較器活性化回路１
６に供給する。この結果、ライトイネーブル回路１５の
出力ＭＷＴは常時「Ｈ」となり、メモリ素子２１1〜２
１ｎへの書込み動作を行わなくなる。
ド（ＷＭＤ＝「Ｌ」）を指定し、このモード信号ＷＭＤ
をライトイネーブル回路１５および比較器活性化回路１
６に供給する。この結果、ライトイネーブル回路１５の
出力ＭＷＴは常時「Ｈ」となり、メモリ素子２１1〜２
１ｎへの書込み動作を行わなくなる。
【００３６】次いで、ＣＰＵ１１がテストスタート信号
ＴＳＴを発生し、ＦＦ２４1〜２４ｎをリセットすると
ともに、クロック発生回路１３を起動する。起動された
クロック発生回路１３は、クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃを所定の順序で繰り返し出力する。
ＴＳＴを発生し、ＦＦ２４1〜２４ｎをリセットすると
ともに、クロック発生回路１３を起動する。起動された
クロック発生回路１３は、クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃを所定の順序で繰り返し出力する。
【００３７】クロック信号ＣＬＫａが「Ｈ」となると、
比較器活性化回路１６の出力ＣＥＮが「Ｌ」となり、比
較器２３1〜２３ｎが活性化され、比較動作を実行す
る。比較器２３1〜２３ｎでの比較動作では、メモリ素
子２１1〜２１ｎの出力データとデータ発生回路１２か
らの期待値データとがそれぞれ比較され、一致または不
一致がそれぞれ検出される。いずれかが不一致の時は、
対応する比較器は不一致結果信号を出力し、対応するＦ
Ｆをセットし、メモリ素子の不良検出を示す。また、い
ずれかのＦＦがセットされると、対応するアドレス発生
回路の動作が停止される。一方、不良が検出されていな
い他のアドレス発生回路は動作を継続する。
比較器活性化回路１６の出力ＣＥＮが「Ｌ」となり、比
較器２３1〜２３ｎが活性化され、比較動作を実行す
る。比較器２３1〜２３ｎでの比較動作では、メモリ素
子２１1〜２１ｎの出力データとデータ発生回路１２か
らの期待値データとがそれぞれ比較され、一致または不
一致がそれぞれ検出される。いずれかが不一致の時は、
対応する比較器は不一致結果信号を出力し、対応するＦ
Ｆをセットし、メモリ素子の不良検出を示す。また、い
ずれかのＦＦがセットされると、対応するアドレス発生
回路の動作が停止される。一方、不良が検出されていな
い他のアドレス発生回路は動作を継続する。
【００３８】このようにして、クロック信号ＣＬＫａお
よびクロック信号ＣＬＫｃの繰り返しにより、メモリ素
子２１1〜２１ｎ内にテストデータが順次読み出され、
期待値データと比較され、メモリ素子２１1〜２１ｎの
不良が検出される。
よびクロック信号ＣＬＫｃの繰り返しにより、メモリ素
子２１1〜２１ｎ内にテストデータが順次読み出され、
期待値データと比較され、メモリ素子２１1〜２１ｎの
不良が検出される。
【００３９】一方、第１テスト終了検出回路１４のダウ
ンカウンタ３１は、クロック信号ＣＬＫｃによってカウ
ントダウンし、カウント値が「０」となると、第１テス
ト終了検出回路１４のダウンカウンタ３１は第１停止信
号ＴＳＰ１を発生して、クロック発生回路１３を停止さ
せる。
ンカウンタ３１は、クロック信号ＣＬＫｃによってカウ
ントダウンし、カウント値が「０」となると、第１テス
ト終了検出回路１４のダウンカウンタ３１は第１停止信
号ＴＳＰ１を発生して、クロック発生回路１３を停止さ
せる。
【００４０】なお、データ読出しを実行する前に、ＣＰ
Ｕ１１が不良停止モード信号ＦＳＰを「Ｈ」に設定して
おくと、メモリ素子２１1〜２１ｎの全てで不良が検出
された段階で、第２停止信号ＴＳＰ２が発生して、クロ
ック発生回路１３を停止させる。
Ｕ１１が不良停止モード信号ＦＳＰを「Ｈ」に設定して
おくと、メモリ素子２１1〜２１ｎの全てで不良が検出
された段階で、第２停止信号ＴＳＰ２が発生して、クロ
ック発生回路１３を停止させる。
【００４１】以上のテストが終了した後、ＦＦ２４1〜
２４ｎの出力を参照することによって、不良となったメ
モリ素子（及びビット位置）がわかり、また不良になっ
たメモリ素子に対応するアドレス発生回路２２1〜２２
ｎの内容を参照することによって、不良となったメモリ
素子の全てについて、それぞれにおける最初の不良アド
レスがわかる。
２４ｎの出力を参照することによって、不良となったメ
モリ素子（及びビット位置）がわかり、また不良になっ
たメモリ素子に対応するアドレス発生回路２２1〜２２
ｎの内容を参照することによって、不良となったメモリ
素子の全てについて、それぞれにおける最初の不良アド
レスがわかる。
【００４２】なお、本発明は、上記の実施形態に限定さ
れるものではなく、変形が可能である。例えば、アドレ
ス発生回路では、アップカウンタに代えてダウンカウン
タを使用することができる。また、データ発生回路で
は、固定のテストデータを出力することに代えて、アッ
プカウンタやダウンカウンタを使用して所定の変化態様
でテストデータを変化させることができる。
れるものではなく、変形が可能である。例えば、アドレ
ス発生回路では、アップカウンタに代えてダウンカウン
タを使用することができる。また、データ発生回路で
は、固定のテストデータを出力することに代えて、アッ
プカウンタやダウンカウンタを使用して所定の変化態様
でテストデータを変化させることができる。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明の
半導体メモリ故障自己診断装置によれば、テスタピンに
応じたメモリの数に応じて各メモリごとに配設すること
が必須の資源と全メモリに共通に配設することができる
資源とを組合せて装置を構成し、メモリ素子ごとに診断
用の読出しおよび比較をそのメモリ素子での不良発生に
応じて停止するので、多様な不良の発生にも高速に試験
及び検証を行うことができ、診断時間を短縮することが
できる。
半導体メモリ故障自己診断装置によれば、テスタピンに
応じたメモリの数に応じて各メモリごとに配設すること
が必須の資源と全メモリに共通に配設することができる
資源とを組合せて装置を構成し、メモリ素子ごとに診断
用の読出しおよび比較をそのメモリ素子での不良発生に
応じて停止するので、多様な不良の発生にも高速に試験
及び検証を行うことができ、診断時間を短縮することが
できる。
【図１】本発明の半導体メモリの故障自己診断装置の一
実施形態の構成図である。
実施形態の構成図である。
【図２】図１の装置におけるメモリ素子への書込み動作
時のタイムチャートである。
時のタイムチャートである。
【図３】図１の装置におけるメモリ素子からの読出し動
作時のタイムチャートである。
作時のタイムチャートである。
【図４】図１の装置におけるテスト実行のための設定の
例の説明図である。
例の説明図である。
【図５】従来技術による故障自己診断装置の構成図であ
る。
る。
１１ ＣＰＵ １２ データ発生回路 １３ クロック発生回路 １４ 第１テスト終了検出回路 １５ ライトイネーブル回路 １６ 比較器活性化回路 １７ 第２テスト終了検出回路 ２１ メモリ素子 ２２ アドレス発生回路 ２３ 比較器 ２４ フリップフロップ
Claims (4)
- 【請求項１】 診断のシーケンスプログラムが書き込ま
れ、診断動作を制御するＣＰＵと、 前記ＣＰＵがメモリ書込みモードを指定のときは全ての
メモリ素子へ書き込むデータを発生するとともに、前記
ＣＰＵがメモリ読出しモードを指定のときは全ての前記
メモリ素子から読み出されるデータの期待値を発生する
データ発生回路と、 前記ＣＰＵからのテストスタート信号に応じて起動し、
複数のクロック信号を出力するクロック発生回路と、 所定アドレス範囲についてのテスト終了を検出し、前記
クロック発生回路の動作を停止させる第１停止信号を発
生する第１テスト終了検出回路と、 前記メモリ素子ごとに配設され、前記ＣＰＵがメモリ書
込みモードを指定のときはデータが書き込まれる前記メ
モリ素子のアドレスを発生するとともに、前記ＣＰＵが
メモリ読出しモードを指定のときはデータが読み出され
前記メモリのアドレスを発生するアドレス発生回路と、 前記メモリ素子ごとに配設され、前記メモリ素子から読
み出されたデータと前記データ発生回路から出力された
期待値データとを入力して比較し、比較結果信号を出力
する比較器と、 前記メモリ素子ごとに配設され、前記テストスタート信
号でリセットされるとともに、前記比較器での不一致結
果に応じた比較結果信号でセットされ、セット時に対応
する前記アドレス発生回路を不活性化させるフリップフ
ロップ回路と、 前記ＣＰＵが書込みモードを指定時に、前記クロック発
生回路から出力された第１クロック信号に同期して、前
記メモリ素子への書込み指示信号を発生するライトイネ
ーブル回路と、 前記ＣＰＵが読出しモードを指定時に、前記クロック発
生回路から出力された第２クロック信号に同期して、前
記比較器の活性化を指示する比較器活性化信号信号を発
生する比較器活性化回路とを備える、ことを特徴とする
半導体メモリの故障自己診断装置。 - 【請求項２】 前記アドレス発生回路はアップカウンタ
を備える、ことを特徴とする請求項１記載の半導体メモ
リの故障自己診断装置。 - 【請求項３】 前記第１テスト終了検出回路はダウンカ
ウンタを備える、ことを特徴とする請求項１記載の半導
体メモリの故障自己診断装置。 - 【請求項４】 全ての前記フリップフロップ回路の出力
信号を入力し、全ての前記フリップフロップ回路がセッ
トされた場合に、前記クロック発生回路の動作を停止さ
せる第２停止信号を発生する第２テスト終了検出回路を
更に備える、ことを特徴とする請求項１記載の半導体メ
モリの故障自己診断装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266364A JPH11111000A (ja) | 1997-09-30 | 1997-09-30 | 半導体メモリの故障自己診断装置 |
| US09/154,774 US6009028A (en) | 1997-09-30 | 1998-09-17 | Failure self-diagnosis device for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266364A JPH11111000A (ja) | 1997-09-30 | 1997-09-30 | 半導体メモリの故障自己診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111000A true JPH11111000A (ja) | 1999-04-23 |
Family
ID=17429926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266364A Pending JPH11111000A (ja) | 1997-09-30 | 1997-09-30 | 半導体メモリの故障自己診断装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6009028A (ja) |
| JP (1) | JPH11111000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115303A (en) | 1998-10-09 | 2000-09-05 | Micron Technology, Inc. | Method and apparatus for testing memory devices |
| JP4618829B2 (ja) * | 1999-06-11 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
| US6295239B1 (en) * | 2000-08-28 | 2001-09-25 | Infineon Technologies A.G. | Control apparatus for testing a random access memory |
| US6779139B2 (en) * | 2000-11-06 | 2004-08-17 | Renesas Technology Corp. | Circuit for reducing test time and semiconductor memory device including the circuit |
| US6961880B2 (en) * | 2001-07-30 | 2005-11-01 | Infineon Technologies Ag | Recording test information to identify memory cell errors |
| JP3544203B2 (ja) * | 2002-08-30 | 2004-07-21 | 沖電気工業株式会社 | テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法 |
| US7519847B2 (en) * | 2005-06-06 | 2009-04-14 | Dell Products L.P. | System and method for information handling system clock source insitu diagnostics |
| DE102006011705A1 (de) * | 2006-03-14 | 2007-09-20 | Infineon Technologies Ag | System und Verfahren zum Testen eines integrierten Schaltkreises |
| JPWO2008001543A1 (ja) * | 2006-06-27 | 2009-11-26 | 株式会社アドバンテスト | 半導体試験装置および半導体メモリの試験方法 |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
| JP2010283230A (ja) * | 2009-06-05 | 2010-12-16 | Renesas Electronics Corp | 半導体装置とその異常予測方法 |
| US10859627B2 (en) * | 2017-06-29 | 2020-12-08 | Intel Corporation | In-field system testing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178580A (ja) * | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
| US6026505A (en) * | 1991-10-16 | 2000-02-15 | International Business Machines Corporation | Method and apparatus for real time two dimensional redundancy allocation |
| US5864565A (en) * | 1993-06-15 | 1999-01-26 | Micron Technology, Inc. | Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit |
| WO1997025717A1 (fr) * | 1996-01-12 | 1997-07-17 | Advantest Corporation | Generateur de motif de contrôle |
| US5862151A (en) * | 1997-01-23 | 1999-01-19 | Unisys Corporation | Array self-test fault tolerant programmable threshold algorithm |
-
1997
- 1997-09-30 JP JP9266364A patent/JPH11111000A/ja active Pending
-
1998
- 1998-09-17 US US09/154,774 patent/US6009028A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6009028A (en) | 1999-12-28 |
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